Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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4.2. 收发器PHY实现

图 197. 典型的收发器PHY实现

Transceiver Reset Endpoints—收发器PHY IP内核包含Transceiver Reset Endpoints (TREs)(收发器复位端点)58

Transceiver Reset Sequencer—Quartus Prime软件检测是否存在TREs,并自动插入一个Transceiver Reset Sequencer(TRS)58。TRE接收来自复位控制器(用户编码或收发器PHY复位控制器)的tx_analogresetrx_analogreset请求。TRE将复位请求发送到TRS以进行调度。TRS调度全部所请求的PMA复位并将它们发回TRE。既可使用收发器PHY复位控制器,也可使用自己的复位控制器。但,为了TRS正常工作,必须遵从所要求的时序持续时长。请参看了解关于所要求的时序持续时长。

注:
  • TRS IP是一个映射模块, 在RTL中不可见。 且无法控制该模块。

CLKUSR Connection—连接到TRS的时钟必须稳定并自由运行(100-125 MHz)。默认情况下,Quartus Prime软件自动把TRS时钟输入连接到器件上的CLKUSR管脚。如果正在将CLKUSR管脚用于您自己的逻辑(把它驱动到内核),就必须例化altera_a10_xcvr_clock_module

altera_a10_xcvr_clock_module reset_clock (.clk_in(mgmt_clk));

更多关于CLKUSR管脚的信息,请参阅Arria 10 Pin Connection Guidelines

注: 要成功完成校准处理,驱动PLLs(ATX PLL,fPLL,CDR/CMU PLL)的参考时钟必须在FPGA配置开始时保持稳定并自由运行。否则,就需要重新校准。
58 仅有一个集中的TRS被例化并用于一个或多个Native PHY。