仅对英特尔可见 — Ixiasoft
2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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在10GBASE-R模式下,RX FIFO作为时钟补偿FIFO运行。当模块同步器实现模块锁定时,会通过FIFO发送数据。空闲有序集(OS)将被删除,会插入空闲数据以补偿RX低速并行时钟与FPGA架构时钟之间的时钟差(对于最大数据包长度64,000个字节,为±100 ppm)。
删除空闲数据/OS
会在包含四个OS的组中删除空闲数据(当存在两个连续的OS时),直到rx_enh_fifo_pfull标志置低为止。会通过检查当前字和上一个字来检查每个字(由小写字 (LW) 和大写字 (UW) 组成),看它是否可以删除。
例如,如果当前的 LW 处于空闲状态,上一个 UW 不是匹配(Terminate),则当前的 LW 可被删除。
可删除 | 情形 | 字 | 上一个 | 当前 | 输出 | |
---|---|---|---|---|---|---|
小写字 | 1 | UW | !T | X | !T | X |
LW | X | I | X | X | ||
2 | UW | OS | X | OS | X | |
LW | X | OS | X | X | ||
大写字 | 1 | UW | X | I | X | X |
LW | X | !T | X | !T | ||
2 | UW | X | OS | X | X | |
LW | X | OS | X | OS |
如果仅删除了一个字,则由于数据路径的宽度是两个字,因此必须对数据进行移位。在删除了两个字之后,FIFO 会针对一个周期停止写入,并在下一个 8 字节数据块上显示一个同步标志 (rx_control[8])。还会显示一个不经过 FIFO 的异步状态信号 rx_enh_fifo_del。
图 245. 删除IDLE字下图显示如何删除来自接收器数据流的空闲字。
图 246. 删除 OS 字下图显示如何删除接收器数据流中的有序集字。
插入空闲字
在 rx_enh_fifo_pempty 标志置低之后,会在包含 8 个空闲字的组中插入空闲字。空闲字可以插在空闲字或 OS 后面。空闲字将插在由 8 个字节组成的组中。数据移位不是必需的。会向所插入的 8 字节空闲字附加一个同步状态 rx_enh_fifo_insert 信号。
情形 | 字 | 输入 | 输出 | |
---|---|---|---|---|
1 | UW | I-DS | I-DS | I-In |
LW | X | X | I-In | |
2 | UW | OS | OS | I-In |
LW | X | X | I-In | |
3 | UW | S | I-In | S |
LW | I-DS | I-DS | I-In | |
4 | UW | S | I-In | S |
LW | OS | OS | I-In |
图 247. 插入空闲字下图显示如何在接收器数据流中插入空闲字。