Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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2.6.3.7. 创建10GBASE-KR设计方案

请按照下面步骤创建一个10GBASE-KR设计。
  1. 通过所需的参数化过程生成10GBASE-KR PHY。
    10GBASE-KR PHY IP内核包含一个重配置模块。此重配置模块提供了用来访问PHY寄存器的Avalon-MM接口。
  2. 例化一个复位控制器。可以从IP Catalog中生成一个收发器复位控制器IP内核。必须连接该收发器复位控制器IP内核以及10GBASE-KR PHY IP内核的电源和复位信号。
  3. 针对1G数据速率和10G数据速率分别实例化一个TX PLL。连接10GBASE-KR PHY与TX PLL之间的高速串行时钟和PLL锁信号。 对于1G数据速率,可以使用fPLL、ATX PLL或CMU PLL。对于10G数据速率,可以使用ATX PLL或CMU PLL。
  4. 生成一个fPLL,以从10G参考时钟创建156.25 MHz XGMII时钟。
  5. 使用10GBASE-KR PHY中的tx_pma_divclk,或者生成一个fPLL以便基于10G参考时钟创建156.25 MHz XGMII时钟。
    与在Stratix V器件的10GBASE-KR PHY IP 内核中不同,Arria 10器件中的10GBASE-KR设计不需要内存初始化文件(.mif)。
  6. 最后,创建一个顶级模块来将所有IP(10GBASE-KR PHY IP内核、PLL IP内核和复位控制器)模块连接起来,设计方案即告完成。