Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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3.11.1.1. 实现单通道x1 Non-Bonded配置

在×1 non-bonded配置中,PLL源位于收发器bank并且x1时钟网络用于分配从PLL到发送器通道的时钟。

对于单通道设计,PLL用于对收发器通道提供时钟。

图 188. 单通道x1 Non-Bonded配置的PHY IP内核和PLL IP内核连接的实例


要实现该配置,例化一个PLL IP内核和一个PHY IP内核并且如上图所示将它们连接在一起。

实现单通道x1 Non-Bonded配置的步骤

  1. 例化想在设计中使用的PLL IP内核(ATX PLL、fPLL或CMU PLL)。
  2. 使用IP Parameter Editor配置PLL IP内核。
    • 对于ATX PLL IP内核, 不要包含主CGB。
    • 对于fPLL IP内核,将PLL反馈操作模式设置为 direct
    • 对于CMU PLL IP内核,指定参考时钟和数据速率。不需要特殊的配置规则。
  3. 使用IP Parameter Editor配置Native PHY IP内核。
    • Native PHY IP Core TX Channel bonding mode设置为Non Bonded
  4. 连接PLL IP内核到Native PHY IP内核。连接PLL Ip的tx_serial_clktx_serial_clk输出端口到相应的Native PHY IP内核的tx_serial_clk0输入端口。该端口表示通道的本地CGB的输入。PLL的tx_serial_clk表示PLL生成的高速串行时钟。