仅对英特尔可见 — GUID: nik1398707034712
Ixiasoft
仅对英特尔可见 — GUID: nik1398707034712
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3.1.4.2. CMU PLL IP内核
参数 | 范围 | 说明 |
---|---|---|
Message level for rule violations |
Error Warning |
指定用于参数违规的消息级别。
|
Bandwidth |
Low Medium High |
指定VCO带宽。 以降低的抖动抑制为代价,更高的带宽减少PLL锁定时间。 |
Number of PLL reference clocks |
1到5 |
指定CMU PLL的输入参考时钟数。 使用此参数进行数据速率重配置。 |
Selected reference clock source |
0到4 |
指定CMU PLL的初始选择的参考时钟输入。 |
TX PLL Protocol mode |
BASIC PCIe* |
这个参数管理正确的协议指定的设置的规则。PLL的某些功能仅适用于指定的协议配置规则。该参数不是一个预设。 必须设置协议的所有其它参数。 |
PLL reference clock frequency |
请参考GUI |
选择PLL的输入参考时钟频率。 |
PLL output frequency |
请参考GUI |
指定PLL的目标输出频率。 |
Multiply factor (M-Counter) |
只读 |
显示M乘法器的值。 |
Divide factor (N-Counter) |
只读 |
显示N计数器的值。 |
Divide factor (L-Counter) |
只读 |
显示L-计数器的值。 |
参数 | 范围 | 说明 |
---|---|---|
Enable dynamic reconfiguration |
On/Off |
使能PLL重配置接口。使能仿真模型并且对重配置添加更多的端口。 |
Enable Altera Debug Master Endpoint |
On/Off |
开启该选项时,收发器PLL IP核包含一个从内部连接到Avalon-MM从接口以实现动态重配置的嵌入式Altera调试主端点。ADME可访问收发器的重配置空间。还可使用系统控制台通过JTAG执行某些测试和调试功能。请参阅重配置接口和动态重配置章节获得更多详细信息。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
被使能时,reconfig_waitrequest将不显示具有PreSICE的AVMM仲裁的状态。AVMM仲裁状态将被反映在一个软状态寄存器位中。(仅在"Enable control and status registers feature”被使能时可用)。 |
Enable capability registers |
On/Off |
使能功能寄存器,该寄存器提供关于配置CMU PLL的高级信息。 |
Set user-defined IP identifier |
设置用户定义的数字标识符,以便当功能寄存器使能时,可以从user_identifier偏移中读取。 |
|
Enable control and status registers |
On/Off |
使能软核寄存器,以便通过嵌入式调试逻辑在PLL接口上读取状态信号和写入控制信号。 |
Configuration file prefix |
为要生成的配置文件输入前缀名称。 |
|
Generate SystemVerilog package file |
On/Off |
生成一个SystemVerilog封装文件,其中包含PLL使用的所有相关参数。 |
Generate C header file |
On/Off |
生成一个C头文件,其中包含PLL使用的所有相关参数。 |
Generate MIF (Memory Initialize File) |
On/Off |
生成一个包含当前配置的MIF文件。 将该选项用于重配置,以便在不同的PLL配置之间进行切换。 |
参数 | 范围 | 说明 |
---|---|---|
Generate parameter documentation file |
On/Off |
生成一个包含所有CMU PLL参数和值的说明的.csv文件。 |
端口 | 范围 | 时钟域 | 说明 |
---|---|---|---|
pll_powerdown |
输入 |
异步 |
当置位为高电平时,复位PLL。 |
pll_refclk0 |
输入 |
N/A |
参考时钟输入端口0。 有5个参考时钟输入端口。可用的参考时钟端口数取决于Number of PLL reference clocks参数。 |
pll_refclk1 |
输入 |
N/A |
参考时钟输入端口1。 |
pll_refclk2 |
输入 |
N/A |
参考时钟输入端口2。 |
pll_refclk3 |
输入 |
N/A |
参考时钟输入端口3。 |
pll_refclk4 |
输入 |
N/A |
参考时钟输入端口4。 |
tx_serial_clk |
输出 |
N/A |
GX通道的高速串行时钟输出端口。表示x1时钟网络。 |
pll_locked |
输出 |
异步 |
高电平有效状态信号,表明PLL是否被锁定。 |
reconfig_clk0 |
输入 |
N/A |
可选的Avalon接口时钟。用于PLL重配置。只有在PLL IP内核GUI中选择Enable Reconfiguration参数时,重配置端口才出现。当没有选择这个参数时,端口在内部被设置为OFF。 |
reconfig_reset0 |
输入 |
reconfig_clk0 |
被用于复位Avalon接口。 异步用于置位且同步用于置低。 |
reconfig_write0 |
输入 |
reconfig_clk0 |
高电平有效写使能信号。 |
reconfig_read0 |
输入 |
reconfig_clk0 |
高电平有效读使能信号。 |
reconfig_address0 [9:0] |
输入 |
reconfig_clk0 |
10 bit地址总线用于指定要被访问的地址,以实现读和写操作。 |
reconfig_writedata0[31:0] |
输入 |
reconfig_clk0 |
32位数据总线。将写数据运载到指定的地址。 |
reconfig_readdata0[31:0] |
输出 |
reconfig_clk0 |
32位数据总线。从指定的地址运载读数据。 |
reconfig_waitrequest0 |
输出 |
reconfig_clk0 |
表明Avalon接口信号什么时候处于忙(busy)状态。当被置位时,所有输入必须保持不变。 |
pll_cal_busy |
输出 |
异步 |
状态信号,当PLL校准进行时,它被置为高电平。 在复位控制器IP上对该信号和tx_cal_busy端口执行逻辑OR。 |