仅对英特尔可见 — GUID: nik1398707013452
Ixiasoft
2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
仅对英特尔可见 — GUID: nik1398707013452
Ixiasoft
2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计
- 您应该先熟悉Enhanced PCS和PMA体系结构、PLL体系结构和复位控制器。
- 确保已经对工程选择了一个Arria 10 GT器件。
- 选择Tools > IP Catalog > Interface Protocols > Transceiver PHY > Arria 10 Transceiver Native PHY。请参考选择和例化PHY IP内核来了解详细步骤。
- 将VCCR_GXB和VCCT_GXB设置成1.1V。请注意这些设置将被QSF文件设置(也应该设为1.1V)覆盖。QII将确保实际电压与管脚连接指南及Arria10数据表保持一致。
- 在位于Datapath Options下的Transceiver configuration rules列表中选择Basic (Enhanced PCS)。
- 对Arria 10 Transceiver Native PHY Parameter Editor的每个输入使用Transceiver Native PHY IP Parameters Settings for Basic (Enhanced PCS) and Basic with KR FEC表中的参数值作为起始点。或者,使用Transceiver Native PHY Presets中描述的协议预置,然后通过修改此设置来满足您的特定要求。
- 要确保数据速率设置成25781.25 Mbps。要实现更高的数据速率,使用Enhanced PCS basic模式,并且不要勾选低延迟选项。选择一个CDR参考时钟以匹配您的数据速率。使用相位补偿FIFO模式。
- 确保DFE要从Rx PMA设置中禁用。
- 将Enhanced PCS/PMA接口宽度设为64比特。
- 将FPGA fabric/Enhanced PCS接口宽度设为64比特。
- 您可以使能RX/TX FIFO双宽度模式来创建一个128比特的FPGA架构/PCS接口宽度。
- 点击Finish生成Native PHY IP(这是您的RTL文件)。
图 160. 17.4 Gbps以上数据速率和128比特的FPGA Fabric / PCS接口宽度的Basic (Enhanced PCS)收发器配置的Native PHY的信号和端口
- 选择Tools > IP Catalog > Basic Functions > Clocks > PLLs and Resets > PLL > Arria 10 Transceiver ATX PLL。请参考例化ATX PLL IP核来了解详细步骤。
- 使用Parameter Editor配置 ATX PLL IP。
- 选择GT时钟输出缓冲器。
- 使能PLL GT时钟输出端口。
- 将PLL输出时钟频率设置成Native PHY IP建议的频率。
图 161. GT Clock Lines使能的ATX PLL IP - 创建一个收发器复位控制器。请参考复位收发器通道了解关于配置复位IP内核的详细信息。
- 连接Native PHY IP内核到PLL IP内核和复位控制器。
ATX PLL的端口tx_serial_clk_gt代表专用的GT时钟线。将此端口连接到Native PHY IP内核的tx_serial_clk0端口。Quartus Prime软件将自动使用专用GT时钟,而不是x1时钟网络。