Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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文档目录

9. 当前版本的文档修订历史

本节提供本用户指南中各章的修订历史。
章节 文档版本 修订内容
CPRI 2017.11.06 进行了如下更改:
  • 移除了"发送器和接收器延迟"部分中的注释。
1G/2.5G/5G/10G多速率以太网PHY IP内核 2017.11.06 进行了如下更改:
  • 添加了"寄存器映射"部分。
PLL和时钟网络 2017.11.06 进行了如下更改:
  • 更新了"ATX PLL到ATX PLL间距指南"部分,使其含有GT通道信息。
  • 添加了注释"以级联PLL输出,全局时钟或内核时钟网络作为参考时钟源,会将额外抖动引入发送PLL输出。请参阅KDB "如何补偿 Arria® 10 PLL参考时钟的PLL级联或非专用时钟路径抖动?"获得详细信"。
  • 对下面的部分添加了数据速率>10 Gbps的抖动合规指南:
    • "fPLL"
    • "CMU PLL"
    • "输入参考时钟源"
动态收发器重配置 2017.11.06 进行了如下更改:
  • 将"使用直接重配置流程更改VOD、预加重"主题中的注释更新为"PMA 模拟设置由一组规则加以控制。并非所有的VOD和预加重组合都是有效的。有关当前有效设置的信息,请参考 Arria® 10 预加重和输出摆率设置。此外,请参考"模拟参数设置"和post_tap 极性设置的设置指南"。
  • 将表"SystemVerilog 配置文件行的映射"中位[25:16]的说明更新为"DPRIO地址。有关地址的详细信息,请参考 Intel® Arria® 10收发器寄存器映射"。
  • 将配置文件路径更改为"<IP instance name>\altera_xcvr_<IP type>_a10_<quartus version>\synth\reconfig"。
  • 在"fPLL参考时钟切换"主题中添加了实例1和实例2。
模拟参数设置 2017.11.06 进行了如下更改:
  • 将"XCVR_A10_RX_ADP_VGA_SEL"部分中RADP_VGA_SEL的全部默认值更改为4
校准 2017.11.06 进行了如下更改:
  • 更新了"用户重新校准"主题的流程。
  • 在"具有PreSICE校准引擎的重配置接口和仲裁"部分中更新了
    • 为了触发用户重新校准:
      • 写入0x01到偏移地址0x000 [7:0],用户重新校准必须要求通过偏移地址0x100。
    • 为了触发DFE自适应:
      • 写入0x03到偏移地址0x000 [7:0],DFE自适应触发必须使能通过0x100[6]。
    • 如果不再需要使用内部重配置总线:
      • 写入0x03到偏移地址0x000 [7:0]。
  • 在"用户重新校准"部分中更新了"使能任何PMA通道校准时,必须也将0x100[6]设置成0x0,以确保禁用适配触发"。
  • 在"收发器通道校准寄存器"表的位6中,将"PMA校准使能寄存器偏移地址0x100"更改为"使能任何PMA通道校准时,写入1'b0到0x100 [6],以确保禁用适配触发请求"。
器件的收发器复位控制 2017.11.06 进行了如下更改:
  • 添加了注释"如果设计不能满足最大偏斜容限要求, Intel® 建议重新分配与PCIe Hard IP块不相邻的通道位置"。