Intel® Arria® 10收发器PHY用户指南

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ID 683617
日期 11/06/2017
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1. Arria® 10 收发器PHY概述 2. 实现Arria 10收发器中的协议 3. PLL和时钟网络 4. 复位收发器通道 5. Arria 10 收发器 PHY 体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 当前版本的文档修订历史
1. Arria® 10 收发器PHY概述 x
1.1. 器件收发器的布局 1.2. 收发器 PHY 体系结构概述 1.3. 校准
1.1. 器件收发器的布局 x
1.1.1. Arria® 10 GX器件收发器的布局 1.1.2. Arria® 10 GT器件收发器的布局 1.1.3. Arria® 10 GX和GT器件的封装详情 1.1.4. Arria® 10 SX器件收发器的布局 1.1.5. Arria® 10 SX器件的封装详情
1.2. 收发器 PHY 体系结构概述 x
1.2.1. 收发器 Bank 的体系结构 1.2.2. PHY 层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块 (CGB)
1.2.2. PHY 层收发器组件 x
1.2.2.1. GX 收发器通道 1.2.2.2. GT 收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送 (ATX) PLL 1.2.3.2. 小数分频 PLL (fPLL) 1.2.3.3. 通道 PLL (CMU/CDR PLL)
2. 实现Arria 10收发器中的协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Arria® 10 收发器协议和PHY IP支持 2.4. 使用 Arria® 10 收发器Native PHY IP内核 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. 其它协议 2.10. 仿真收发器Native PHY IP内核
2.2. 收发器设计流程 x
2.2.1. 选择和例化PHY IP内核 2.2.2. 配置PHY IP内核 2.2.3. 生成PHY IP内核 2.2.4. 选择PLL IP内核 2.2.5. 配置PLL IP内核 2.2.6. 生成PLL IP内核 2.2.7. 复位控制器 2.2.8. 创建重配置逻辑 2.2.9. 连接PHY IP到PLL IP内核和复位控制器 2.2.10. 连接数据通路 2.2.11. 进行模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计的功能性
2.4. 使用 Arria® 10 收发器Native PHY IP内核 x
2.4.1. 预置(Preset) 2.4.2. 普通参数和数据通路参数 2.4.3. PMA参数 2.4.4. 增强型PCS参数 2.4.5. 标准PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. 增强型PCS端口 2.4.10. 标准PCS端口 2.4.11. IP内核文件位置 2.4.12. 未使用的收发器RX通道 2.4.13. 不支持的特性
2.4.9. 增强型PCS端口 x
2.4.9.1. 增强型PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和成帧层控制字 2.5.2. Interlaken配置时钟和绑定 2.5.3. 如何在Arria 10收发器中实现Interlaken 2.5.4. 设计实例 2.5.5. Interlaken的Native PHY IP参数设置
2.5.2. Interlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定方案 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定 2.5.2.2.2. RX多通道FIFO去偏斜状态机
2.6. Ethernet x
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE 2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 2.6.3. 10GBASE-KR PHY IP Core 2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.6. XAUI PHY IP内核 2.6.7. 缩略语
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE x
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 2.6.1.2. GbE和采用IEEE 1588v2的GbE的字对齐 2.6.1.3. GbE和采用IEEE 1588v2的GbE的8B/10B解码 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Arria® 10 收发器中实现GbE和采用IEEE 1588v2的GbE 2.6.1.6. GbE和采用IEEE 1588v2的GbE的Native PHY IP参数设置
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 x
2.6.1.1.1. GbE和采用IEEE 1588v2的GbE中的8B/10B编码器复位条件
2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R 2.6.2.3. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和采用IEEE 1588v2的10GBASE-R收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.6.3. 10GBASE-KR PHY IP Core x
2.6.3.1. 10GBASE-KR PHY版本信息 2.6.3.2. 10GBASE-KR PHY的性能和资源使用情况 2.6.3.3. 10GBASE-KR功能说明 2.6.3.4. 参数化10GBASE-KR PHY 2.6.3.5. 10GBASE-KR PHY接口 2.6.3.6. Avalon-MM寄存器接口 2.6.3.7. 创建10GBASE-KR设计方案 2.6.3.8. 设计示例 2.6.3.9. 仿真支持
2.6.3.4. 参数化10GBASE-KR PHY x
2.6.3.4.1. 常规选项 2.6.3.4.2. 10GBASE-R参数 2.6.3.4.3. 10GBASE-KR自动协商和链路训练参数 2.6.3.4.4. 10GBASE-KR可选参数 2.6.3.4.5. 速度检测参数
2.6.3.5. 10GBASE-KR PHY接口 x
2.6.3.5.1. 时钟和复位接口 2.6.3.5.2. 数据接口 2.6.3.5.3. 到标准SDR XGMII数据的XGMII映射 2.6.3.5.4. 串行数据接口 2.6.3.5.5. 控制和状态接口 2.6.3.5.6. 动态重配置接口
2.6.3.6. Avalon-MM寄存器接口 x
2.6.3.6.1. 10GBASE-KR PHY寄存器定义 2.6.3.6.2. 硬核收发器PHY寄存器 2.6.3.6.3. 増强型PCS寄存器 2.6.3.6.4. PMA寄存器
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 x
2.6.4.1. 1G/10GbE PHY发布信息 2.6.4.2. 1G/10GbE PHY的性能和资源使用情况 2.6.4.3. 1G/10GbE PHY功能说明 2.6.4.4. 时钟和复位接口 2.6.4.5. 参数化1G/10GbE PHY 2.6.4.6. 1G/10GbE PHY接口 2.6.4.7. Avalon-MM寄存器接口 2.6.4.8. 创建一个1G/10GbE设计 2.6.4.9. 设计指南 2.6.4.10. 通道布局指南 2.6.4.11. 设计实例 2.6.4.12. 仿真支持 2.6.4.13. TimeQuest时序约束
2.6.4.5. 参数化1G/10GbE PHY x
2.6.4.5.1. 常规选项 2.6.4.5.2. 10GBASE-R参数 2.6.4.5.3. 10M/100M/1Gb Ethernet参数 2.6.4.5.4. 速度检测参数 2.6.4.5.5. PHY模拟参数
2.6.4.6. 1G/10GbE PHY接口 x
2.6.4.6.1. 时钟和复位接口 2.6.4.6.2. 数据接口 2.6.4.6.3. 到标准SDR XGMII数据的XGMII映射 2.6.4.6.4. GMII接口 2.6.4.6.5. 串行数据接口 2.6.4.6.6. 控制和状态接口 2.6.4.6.7. MII 2.6.4.6.8. 动态重配置接口
2.6.4.7. Avalon-MM寄存器接口 x
2.6.4.7.1. 寄存器定义 2.6.4.7.2. 硬核收发器PHY寄存器 2.6.4.7.3. 増强型PCS寄存器 2.6.4.7.4. Arria 10 GMII PCS寄存器 2.6.4.7.5. PMA寄存器 2.6.4.7.6. 速度切换汇总
2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.5.2. 使用IP内核 2.6.5.3. 配置寄存器 2.6.5.4. 接口信号
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1.1. 特性 2.6.5.1.2. 发布信息 2.6.5.1.3. 器件系列支持 2.6.5.1.4. 资源使用
2.6.5.2. 使用IP内核 x
2.6.5.2.1. 参数设置 2.6.5.2.2. 时序约束 2.6.5.2.3. 改变PHY的速度
2.6.5.3. 配置寄存器 x
2.6.5.3.1. 寄存器映射 2.6.5.3.2. 定义：寄存器访问
2.6.5.4. 接口信号 x
2.6.5.4.1. 时钟和复位信号 2.6.5.4.2. 操作模式和速度信号 2.6.5.4.3. GMII信号 2.6.5.4.4. XGMII信号 2.6.5.4.5. 状态信号 2.6.5.4.6. 串行接口信号 2.6.5.4.7. 收发器状态和重配置信号 2.6.5.4.8. Avalon-MM接口信号
2.6.6. XAUI PHY IP内核 x
2.6.6.1. XAUI配置中的收发器数据通道 2.6.6.2. XAUI支持的特性 2.6.6.3. XAUI PHY发布信息 2.6.6.4. XAUI PHY器件系列支持 2.6.6.5. XAUI配置中的收发器时钟和通道布局指南 2.6.6.6. XAUI PHY性能和资源使用情况 2.6.6.7. 参数化XAUI PHY 2.6.6.8. XAUI PHY端口 2.6.6.9. XAUI PHY接口 2.6.6.10. XAUI PHY寄存器接口和寄存器说明 2.6.6.11. XAUI PHY TimeQuest SDC约束
2.6.6.7. 参数化XAUI PHY x
2.6.6.7.1. XAUI PHY常规参数 2.6.6.7.2. XAUI PHY高级选项参数
2.6.6.9. XAUI PHY接口 x
2.6.6.9.1. SDR XGMII TX接口 2.6.6.9.2. SDR XGMII RX接口 2.6.6.9.3. 收发器串行数据接口 2.6.6.9.4. XAUI PHY时钟、复位和断电接口 2.6.6.9.5. XAUI PHY PMA通道控制器接口 2.6.6.9.6. XAUI PHY可选的PMA控制和状态接口
2.7. PCI Express* (PIPE) x
2.7.1. PIPE的收发器通道数据通路 2.7.2. 所支持的PIPE特性 2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. PIPE的fPLL IP参数内核设置 2.7.7. PIPE的ATX PLL IP参数内核设置 2.7.8. PIPE的Native PHY IP端口 2.7.9. PIPE的fPLL端口 2.7.10. PIPE的ATX PLL端口 2.7.11. 到TX去加重的预置映射 2.7.12. 如何对PIPE配置布局通道 2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡 2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.7.2. 所支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性 2.7.2.2. Gen3特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)与Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe*反向并行环回
2.7.2.2. Gen3特性 x
2.7.2.2.1. 自动速度协商 2.7.2.2.2. 速率切换 2.7.2.2.3. Gen3发送器电路空闲生成 2.7.2.2.4. Gen3时钟补偿 2.7.2.2.5. Gen3电源状态管理 2.7.2.2.6. CDR控制 2.7.2.2.7. 变速器
2.7.12. 如何对PIPE配置布局通道 x
2.7.12.1. 绑定配置中的主通道
2.8. CPRI x
2.8.1. CPRI的收发器通道数据通路和时钟 2.8.2. CPRI支持的特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Arria® 10 收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. CPRI的收发器通道数据通路和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商
2.8.2. CPRI支持的特性 x
2.8.2.1. CPRI确定性延迟模式下的字对齐器
2.8.2.1. CPRI确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其它协议 x
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 2.9.3. 实现Arria 10 GT通道的设计考量 2.9.4. 如何实现PCS Direct收发器配置规则
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 x
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则 2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中低延时 2.9.1.4. Enhanced PCS FIFO操作 2.9.1.5. TX Data Bitslip(TX数据比特滑移) 2.9.1.6. TX数据极性反转 2.9.1.7. RX Data Bitslip(RX数据比特滑移) 2.9.1.8. RX数据极性反转
2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 x
2.9.2.1. 字对齐器手动模式 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转 2.9.2.6. RX字节反转 2.9.2.7. 基本（单宽度）模式下的速率匹配FIFO 2.9.2.8. 速率匹配FIFO基本(双宽度)模式 2.9.2.9. 8B/10B编码器和解码器 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在基本模式下使能低延时 2.9.2.12. TX比特滑移 2.9.2.13. TX极性倒转 2.9.2.14. TX比特反转 2.9.2.15. TX字节反转 2.9.2.16. 如何在 Arria® 10 收发器中实现Basic，Basic with Rate Match收发器配置规则 2.9.2.17. Basic，Basic with Rate Match配置的Native PHY IP参数设置
2.9.3. 实现Arria 10 GT通道的设计考量 x
2.9.3.1. 收发器PHY IP 2.9.3.2. PLL和GT收发器通道时钟线 2.9.3.3. 复位控制器 2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计 2.9.3.5. Arria 10的GT通道使用
2.10. 仿真收发器Native PHY IP内核 x
2.10.1. NativeLink仿真流程 2.10.2. Scripting IP仿真 2.10.3. 定制仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim*仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim* RTL仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. Scripting IP仿真 x
2.10.2.1. 生成一个组合的仿真器设置脚本
2.10.3. 定制仿真流程 x
2.10.3.1. 如何使用仿真库编译器 2.10.3.2. 定制仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA内核逻辑 - 收发器接口时钟 3.6. 发送器数据路径接口时钟 3.7. 接收器数据通路接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定 3.10. PLL反馈和级联时钟网络 3.11. 使用PLL和时钟网络
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时发送PLL的间距指南 3.1.2. ATX PLL 输入参考时钟 参考时钟多路复用器 N计数器 相位频率检测器（PFD） 电荷泵与环路滤波器 锁定检测器（Lock Detector） 电压控制振荡器 L计数器 M计数器 三角积分调制器（Delta Sigma Modulator） 多个重配置profile 嵌入式Reconfiguration Streamer 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
输入参考时钟 参考时钟多路复用器 N计数器 相位频率检测器（PFD） 电荷泵与环路滤波器 锁定检测器（Lock Detector） 电压控制振荡器 L计数器 M计数器 三角积分调制器（Delta Sigma Modulator） 多个重配置profile 嵌入式Reconfiguration Streamer 3.1.2.1. 例化ATX PLL IP核 3.1.2.2. ATX PLL IP核
3.1.3. fPLL x
3.1.3.1. 例化fPLL IP内核 3.1.3.2. fPLL IP内核
3.1.4. CMU PLL x
3.1.4.1. 例化CMU PLL IP内核 3.1.4.2. CMU PLL IP内核
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的全局时钟或内核时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN 时钟线 3.3.4. GT时钟线
3.9. 通道绑定 x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. 选择通道绑定方案 3.9.4. 偏移计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. 使用PLL和时钟网络 x
3.11.1. Non-bonded配置 3.11.2. Bonded配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配实例 3.11.5. 时序收敛建议
3.11.1. Non-bonded配置 x
3.11.1.1. 实现单通道x1 Non-Bonded配置 3.11.1.2. 实现多通道x1 Non-Bonded配置 3.11.1.3. 实现多通道xN Non-Bonded配置
3.11.2. Bonded配置 x
3.11.2.1. 实现x6/xN绑定模式 3.11.2.2. 实现PLL反馈补偿绑定模式
4. 复位收发器通道 x
4.1. 何时需要复位？ 4.2. 收发器PHY实现 4.3. 如何进行复位？ 4.4. 使用收发器PHY复位控制器 4.5. 使用用户编码复位控制器 4.6. 合并状态或PLL锁定信号 4.7. Bonded PCS和PMA通道的时序约束
4.3. 如何进行复位？ x
4.3.1. Model 1: 默认模型 4.3.2. Model 2: 确认模型 4.3.3. 复位和断电信号影响的收发器模块
4.3.1. Model 1: 默认模型 x
4.3.1.1. 所建议的复位序列
4.3.1.1. 所建议的复位序列 x
4.3.1.1.1. 器件操作过程中复位发送器 4.3.1.1.2. 器件操作过程中复位接收器 4.3.1.1.3. 器件操作过程中复位收发器 4.3.1.1.4. 使用默认模式动态重配置通道
4.3.2. Model 2: 确认模型 x
4.3.2.1. 建议的复位序列
4.3.2.1. 建议的复位序列 x
4.3.2.1.1. 器件操作过程中复位发送器 4.3.2.1.2. 器件操作过程中复位接收器 4.3.2.1.3. 使用确认模型动态重配置发送器通道 4.3.2.1.4. 使用确认模式动态重配置接收器通道
4.4. 使用收发器PHY复位控制器 x
4.4.1. 参数化收发器PHY复位控制器IP 4.4.2. 收发器PHY复位控制器参数 4.4.3. 收发器PHY复位控制器接口 4.4.4. 收发器PHY复位控制器资源使用
4.5. 使用用户编码复位控制器 x
4.5.1. 用户编码复位控制器信号
5. Arria 10 收发器 PHY 体系结构 x
5.1. Arria® 10 PMA体系结构 5.2. Arria 10 Enhanced PCS 体系结构 5.3. Arria® 10 Standard PCS体系结构 5.4. Arria 10 PCI Express* Gen3 PCS体系结构
5.1. Arria® 10 PMA体系结构 x
5.1.1. 发送器 5.1.2. 接收器 5.1.3. 环回
5.1.1. 发送器 x
5.1.1.1. 串化器 5.1.1.2. 发送器缓冲器
5.1.1.2. 发送器缓冲器 x
5.1.1.2.1. 高速差分I/O 5.1.1.2.2. 可编程的输出差分电压 5.1.1.2.3. 可编程预加重 5.1.1.2.4. 配电网络(PDN)包括符号间干扰(ISI)补偿 5.1.1.2.5. 可编程的发送器片上匹配 (OCT)
5.1.2. 接收器 x
5.1.2.1. 接收器缓冲器 5.1.2.2. 时钟数据恢复 (CDR) 单元 5.1.2.3. 解串器
5.1.2.1. 接收器缓冲器 x
5.1.2.1.1. 可编程的共模电压 (VCM) 5.1.2.1.2. 可编程的差分片上匹配 (OCT) 5.1.2.1.3. 信号检测器 5.1.2.1.4. 连续时间线性均衡 (CTLE) 5.1.2.1.5. 可变增益放大器 (VGA) 5.1.2.1.6. 判定反馈均衡 (DFE) 5.1.2.1.7. 如何使能CTLE和DFE
5.1.2.2. 时钟数据恢复 (CDR) 单元 x
5.1.2.2.1. 锁定到参考(Lock-to-Reference)模式 5.1.2.2.2. 锁定到数据(Lock-to-Data)模式 5.1.2.2.3. CDR 锁定模式
5.2. Arria 10 Enhanced PCS 体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken 帧生成器 5.2.1.3. Interlaken CRC-32 生成器 5.2.1.4. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.5. 码型生成器 5.2.1.6. 扰频器 5.2.1.7. Interlaken 差异生成器 5.2.1.8. TX 变速器、TX Bitslip 和极性反转 5.2.1.9. KR FEC 模块
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. 相位补偿(Phase Compensation)模式 5.2.1.1.2. 寄存器(Register)模式 5.2.1.1.3. Interlaken 模式 5.2.1.1.4. 基本(Basic)模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器(在Enhanced PCS和Standard PCS之间共享) 5.2.1.5.2. 伪随机模式生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX 变速器、RX Bitslip 和极性反转 5.2.2.2. 模块同步器 5.2.2.3. Interlaken 差异检查器 5.2.2.4. 解扰器 5.2.2.5. Interlaken 帧同步器 5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) 5.2.2.7. 伪随机码型验证器 5.2.2.8. 10GBASE-R 误码率 (BER) 检查器 5.2.2.9. Interlaken CRC-32 检查器 5.2.2.10. Enhanced PCS RX FIFO 5.2.2.11. RX KR FEC 模块
5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) x
5.2.2.6.1. PRBS检查器
5.2.2.10. Enhanced PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器模式 5.2.2.10.3. Interlaken 模式 5.2.2.10.4. 10GBASE-R 模式 5.2.2.10.5. 基本模式
5.3. Arria® 10 Standard PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B 编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列 (PRBS) 生成器 5.3.1.6. TX Bit Slip
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.1.1.1. TX FIFO 低延时模式 5.3.1.1.2. TX FIFO 寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. 字节串化器串化 x2 模式 5.3.1.2.4. 字节串化器串化 x4 模式
5.3.1.3. 8B/10B 编码器 x
5.3.1.3.1. 8B/10B 编码器控制代码编码 5.3.1.3.2. 8B/10B 编码器复位条件 5.3.1.3.3. 8B/10B 编码器空闲字符替换功能 5.3.1.3.4. 8B/10B 编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B 编码器位反转功能 5.3.1.3.6. 8B/10B 编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX 极性反转功能 5.3.2.3. 速率匹配 FIFO 5.3.2.4. 8B/10B 解码器 5.3.2.5. 伪随机二进制序列 (PRBS) 检查器 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享)
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器 Bit Slip 模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器 RX 位反转功能 5.3.2.1.7. 字对齐器 RX 字节反转功能
5.3.2.4. 8B/10B 解码器 x
5.3.2.4.1. 8B/10B 解码器控制代码编码 5.3.2.4.2. 8B/10B 解码器运行差异检查器功能
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. 字节解串器解串 x2 模式 5.3.2.6.3. 字节解串器解串 x4 模式 5.3.2.6.4. 绑定字节解串器
5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享) x
5.3.2.7.1. RX FIFO 低延时模式 5.3.2.7.2. RX FIFO 寄存器模式
5.4. Arria 10 PCI Express* Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE 接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX FIFO(与Standard PCS 和Enhanced PCS 共享) 5.4.1.2. 变速器
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配 FIFO 5.4.2.3. RX FIFO(与 Standard PCS 和 Enhanced PCS 共享)
5.4.3. PIPE 接口 x
5.4.3.1. 自动速度协商 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和 PLL 模块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多种重配置设置档 6.5. 嵌入重配置流光器 6.6. 仲裁 6.7. 动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP内核指导的重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改 PMA 模拟参数 6.13. 端口和参数 6.14. 在多个IP模块之中动态重配置接口合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Arria® 10 收发器寄存器映射
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口中读取 6.2.2. 写入到重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX 参考时钟切换 6.11.2.2. fPLL 参考时钟切换 6.11.2.3. CDR 和 CMU 参考时钟切换
6.12. 更改 PMA 模拟参数 x
6.12.1. 使用直接重配置流程更改VOD、预加重 6.12.2. 使用直接重配置流程在手动模式中更改CTLE设置 6.12.3. Triggered Adaptation模式下的CTLE设置 6.12.4. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Altera调试主端点 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. 功能寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS 软核累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 6.16.1.2. 使能bonded设计中的PRBS数据生成器 6.16.1.3. 在non bonded设计中使能PRBS数据检查器 6.16.1.4. 在bonded设计中使能PRBS检查器 6.16.1.5. 使能PRBS码型反转
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 x
6.16.1.1.1. non bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.2. 使能bonded设计中的PRBS数据生成器 x
6.16.1.2.1. 在bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.3. 在non bonded设计中使能PRBS数据检查器 x
6.16.1.3.1. 使能PRBS数据检查器的实例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型测试模式
7. 校准 x
7.1. 具有PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准实例
7.2. 校准寄存器 x
7.2.1. Avalon-MM接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. 功能寄存器 7.2.6. 速率切换标志寄存器
7.4. 用户重新校准 x
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准 x
7.4.1.1. 用户重新校准
7.5. 校准实例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用 Assignment Editor 进行模拟参数设置 8.2. 使用已知的分配更新 Quartus 设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器RX通道设置
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置 8.5.3. 判定反馈均衡器 (DFE) 设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. 判定反馈均衡器 (DFE) 设置 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 当前版本的文档修订历史 x
9.1. 先前版本的文档修订历史
1. Arria® 10 收发器PHY概述
2. 实现Arria 10收发器中的协议
3. PLL和时钟网络
4. 复位收发器通道
5. Arria 10 收发器 PHY 体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
9. 当前版本的文档修订历史

3.1.2. ATX PLL

ATX PLL具有基于LC tank的电压控制振荡器（VCO）。 这些LC VCO具有不同的频率范围以支持操作范围的连续性。直接驱动收发器时，ATX PLL仅支持整数模式。级联模式下，ATX PLL仅支持小数分频模式。
图 168. ATX PLL模块结构图

输入参考时钟

这是PLL的专用输入参考时钟源。

输入参考时钟可来自于以下时钟源：

  • 专用参考时钟管脚
  • 参考时钟网络
  • 接收器输入管脚
  • PLL级联中另一个PLL的输出
  • 全局时钟或内核时钟网络
连接专用参考时钟管脚的输入参考时钟是一个差分信号。Intel建议使用专用时钟管脚作为输入参考时钟源，以实现最佳抖动性能。输入参考时钟必须在器件上电时保持稳定并自由运行，以实现正确的PLL操作和PLL校准。如果参考时钟在器件上电时不可用，那么您必须在参考时钟可用后重新校准PLL。
注：

以级联PLL输出，全局时钟或内核时钟网络作为参考时钟源，会将额外抖动引入ATX PLL输出。请参阅KDB “如何补偿 Arria® 10 PLL参考时钟的PLL级联或非专用时钟路径抖动？”获得详细信息。

ATX PLL校准过程必须由稳定，可靠的CLKUSR时钟进行时钟控制。请参阅校准部分以了解关于CLKUSR时钟的更多详细信息。

参考时钟多路复用器

参考时钟（refclk）多路复用器从各种可用的参考时钟源选择PLL的参考时钟。

N计数器

N计数器对refclk mux的输出进行分频。且所支持的分频因子是1、2、4和8。

相位频率检测器（PFD）

N计数器模块输出中的参考时钟（refclk）信号和M计数器模块输出中的反馈时钟 (fbclk) 信号被用作供应PFD的输入。PFD的输出与refclk和fbclk输入之间的相位差异成正比。使用它将N计数器输出中的refclk信号对齐到反馈时钟(fbclk)信号。当参考时钟的下降沿出现在反馈时钟的下降沿之前时，PFD生成一个"上升"信号。相反，当反馈时钟的下降沿出现在参考时钟的下降沿之前时，PFD生成一个"下降"信号。

电荷泵与环路滤波器

电荷泵与环路滤波器(CP和LF)使用PFD输出，以生成用于VCO的控制电压。电荷泵将来自PFD的“向上”或“向下”脉冲转换成电流脉冲。电流脉冲通过一个低通滤波器被过滤到一个驱动VCO频率的控制电压。电荷泵、环路滤波器和VCO设置决定ATX PLL的带宽。

锁定检测器（Lock Detector）

锁定检测器模块会显示参考时钟和反馈时钟相位已对齐。锁定检测器生成一个高电平有效pll_locked信号以表明PLL被锁定到其输入参考时钟。

电压控制振荡器

ATX PLL中使用的是基于LC tank的电压控制振荡器(VCO)。电荷泵与环路滤波器的输出作为VCO的输入。VCO的输出频率取决于输入控制电压。输出频率根据电荷泵和环路滤波器的输出电压而进行调整。

L计数器

L计数器将ATX PLL生成的差分时钟分频。L计数器不在PLL的反馈路径中。

M计数器

M计数器的输出频率与N计数器的输出相同。VCO频率由下面的公式得到：

VCO freq = 2 * M * input reference clock/N

在VCO到达M计数器之前，一个额外的分频器将VCO的高速串行时钟输出一分为二。

M计数器支持的分频因子为整数频率综合模式中8到127以及小数模式中的11到123的连续范围。

三角积分调制器（Delta Sigma Modulator）

仅当ATX PLL被配置为OTN和SDI协议的级联源时才支持小数分频模式。用于小数分频模式的三角积分调制器不断调节M计数器分频值从而PLL能够执行小数频率综合。小数分频模式中，M值如下：

M（整数）+ K/2^32，其中K为ATX PLL IP Parameter Editor中的Fractional multiply factor（小数分频乘法因子，K）

K的合法值为1到2^32-1，且只能被手动输入到Quartus Prime软件的ATX PLL IP Parameter Editor中。

小数分频模式中配置ATX PLL时，可得到精确的输出频率。由于K值为32-bit分辨率，将7 Ghz VCO频率转换成1.63 Hz步进时，并非所有的小数分频期望值都能准确实现。在k-精度模式（K < 0.1或K > 0.9）下的小数分频模式中进行配置时，锁定信号不可用。

多个重配置profile

ATX PLL IP Parameter Editor的Dynamic Reconfiguration（ATX PLL IP参数编辑器动态重配置）选项卡下，在Configuration Profiles部分, 可以使能多个重配置profile。以支持ATX PLL IP的多个配置或profile的创建，存储及参数设置分析。

ATX PLL IP GUI可以为给定的配置生成配置文件（SystemVerilog，C header或MIF）。通过使能多个重配置的profile选项，ATX PLL IP Parameter Editor可同时为全部的profile生成配置文件。此外， 通过使能简化的重配置文件生成，IP Parameter Editor在经过内部比较所有profile的相应参数设置和识别各种不同后生成一个简化的配置文件。

嵌入式Reconfiguration Streamer

此项使能一个“一键式”流程从而在多个配置或profile间进行重配置。需遵循的步骤有：
  1. 多个重配置profile创建
    • 在ATX PLL IP GUI中，为每个使用多重profile功能的profile创建配置。
  2. 重配置报告文件
    • IP GUI生成的重配置报告文件包含全部已选profie的参数和寄存器设置。如果已选择简化的重配置文件项，IP参数编辑器将对比各profile间的设置并生成仅包含各种差别的简化报告文件。
  3. 在GUI中选择“Enable embedded reconfiguration streamer logic”以生成如下文件：
    • 执行streaming所必需的HDL文件。
    • 各profile的单个报告文件，以及一个具有全部profile配置数据的SystemVerilog封装文件级联。
  4. 生成ATX PLL IP并通过AVMM主端口控制重配置streamer。
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