Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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2.9.1.4. Enhanced PCS FIFO操作

相位补偿模式

相位补偿模式确保了内核时钟与并行时钟域之间的正确数据传输。TX Core或RX Core FIFO的读写侧必须由同一时钟频率驱动。TX或RX FIFO的深度在此模式下是一个常量。因此,可以忽略TX Core或RX Core FIFO标志状态。tx_fifo_wr_enrx_data_valid可以连到1。

基本模式

基本模式使您能够使用不同的时钟频率驱动一个FIFO的读写侧。tx_coreclkinrx_coreclkin必须有一个被66除的最小频率的通道数据速率。 tx_coreclkinrx_coreclkin的频率范围从(data rate/32)到(data rate/66)。为获得最佳结果,Intel建议tx_coreclkinrx_coreclkin要设置成(data rate/32)。通过监控FIFO flag来控制读写操作。

对于TX FIFO,通过tx_fifo_pfull信号变低来置位tx_enh_data_valid,可以使用下面的实例约束(example assignment)来完成:

assign tx_enh_data_valid = ~tx_fifo_pfull;  
图 124. TX FIFO基本模式操作

对于RX FIFO,通过rx_fifo_pempty信号变低来置位rx_enh_read_en,可以使用下面的实例约束(example assignment)来完成:

assign rx_enh_read_en = ~rx_fifo_pempty;
图 125. RX FIFO基本模式操作

如果使用均匀的齿轮率,那么rx_enh_data_valid信号始终为高电平。对于不均匀的齿轮率,rx_enh_data_valid翻转。当rx_enh_data_valid为高电平时,RX并行数据是有效的。当rx_enh_datavalid信号为低电平时放弃无效的RX并行数据。

寄存器和快速寄存器模式

此FIFO模式用于协议,这需要确定性延迟。tx_fifo_wr_en连接到1。