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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.11.2.3. CDR 和 CMU 参考时钟切换
可以使用重配置接口来指定哪个参考时钟源驱动 CDR 和 CMU PLL。CDR和CMU支持使用最多五个不同的参考时钟源来进行计时。
在执行参考时钟切换前,请确保CDR和CMU定义多个参考时钟源。对于CDR,在Native PHY IP参数化过程中请在RX PMA选项卡上指定参数。对于CMU,对CMU PLL进行参数化时请在PLL选项卡下指定Number of PLL reference clocks。
下表对切换CDR和CMU寄存器时钟输入的地址和位进行了介绍。显示的rx_cdr_refclk (CDR)或者pll_refclk (CMU) 数目因您指定的参考时钟的数目而异。切换CMU参考时钟时请使用CMU重配置接口。
Native PHY端口 | 说明 | 地址 | 位 |
---|---|---|---|
cdr_refclk0 | 表示逻辑refclk0。查找寄存器x16A[7:0]将逻辑refclk0的映射存储到物理refclk。 | 0x16A (查找寄存器) | [7:0] |
cdr_refclk1 | 表示逻辑refclk1。查找寄存器x16B[7:0]将逻辑refclk1的映射存储到物理refclk。 | 0x16B (查找寄存器) | [7:0] |
cdr_refclk2 | 表示逻辑refclk2。查找寄存器x16C[7:0]将逻辑refclk2的映射存储到物理refclk。 | 0x16C (查找寄存器) | [7:0] |
cdr_refclk3 | 表示逻辑refclk3。查找寄存器x16D[7:0]将逻辑refclk3的映射存储到物理refclk。 | 0x16D (查找寄存器) | [7:0] |
cdr_refclk4 | 表示逻辑refclk4。查找寄存器x16E[7:0]将逻辑refclk4的映射存储到物理refclk。 | 0x16E (查找寄存器) | [7:0] |
不适用 | CDR refclk选择MUX。 | 0x141 | [7:0] |
在执行参考时钟切换时,请记下要切换到的逻辑参考时钟以及相应的地址和位。确定逻辑参考时钟后,请遵照下面的过程切换到所选的CDR参考时钟:
- 在执行动态重配置的步骤中执行步骤1到7的必要步骤。
- 从查找寄存器读取并保存所需的8位码型。例如:切换到逻辑refclk3需要保存地址0x16D的位[7:0]。
- 使用从查找寄存器中获得的8位值对地址0x141的位[7:0]执行一个read-modify-write操作。
- 在执行动态重配置的步骤中执行步骤9到12的必要步骤。
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