Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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3.3.1. x1时钟线

x1时钟线将PLL的高速串行时钟输出布线到收发器bank中的所有通道。然后,低速并行时钟由该特定通道的本地时钟生成模块(CGB)生成。Non-bonded通道配置使用x1时钟网络。

x1时钟线可以由ATX PLL、fPLL驱动,或者由收发器 bank内的两个通道PLL之一(用作CMU PLL时的通道1和4)来驱动。

图 173. x1时钟线