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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.12.2. 使用直接重配置流程在手动模式中更改CTLE设置
可以使用收发器Native PHY IP内核上的重配置接口来更改手动模式中的CTLE设置。
- 在执行动态重配置的步骤中执行步骤1到7的必要步骤。
- 从要更改的通道的CTLE功能地址中进行读取。例如:要在高增益模式中更改CTLE AC gain,可以读取和存储地址0x167[5:1]的值。
- 根据 Arria® 10 寄存器映射为该功能选择一个有效值。例如:CTLE AC Gain的有效设置含有一个位编码5'b00000。
- 使用该有效值对CTLE功能的地址执行一个read-modify-write操作。例如:要在高增益模式中更改CTLE AC gain,将5'b00000写入到地址0x167[5:1]。
- 在执行动态重配置的步骤中执行步骤9到12的必要步骤。
CTLE功能 | 地址 | 位 | 值 | 说明 |
---|---|---|---|---|
One Stage Enable | 0x11B | [3] | 1'b0- Selects Four Stage 1'b1- Selects One Stage |
选择均衡路径作为One Stage或者Four Stage模式。 |
DC Gain | 0x11C, 0x11A | [3:0], [7:0] | 12'b000000000000 12'b111000000000 12'b111111000000 12'b111111111000 12'b111111111111 | 设置DC增益值。该寄存器仅在Four stage模式中可能被控制。 |
CTLE AC Gain One Stage | 0x166 | [4:1] | 4'b0000- 4'b1111 | 选择one stage模式(High data rate模式)时,就设置AC增益值。较高的值表示通过抑制DC增益值有较高的峰值。 |
CTLE AC Gain Four Stage | 0x167 | [5:1] | 5'b00000 – 5'b11100 | 选择four stage (High gain模式)模式时,就设置DC增益值。 |
VGA SEL | 0x160 | [3:1] | 3'b000 – 3'b111 | 设置VGA Gain值。 |