Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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5.4.1.1. TX FIFO(与Standard PCS 和Enhanced PCS 共享)

每个通道中的 TX FIFO 都确保在 PCS 通道和 FPGA 架构之间可靠地传输数据和状态信号。TX FIFO 补偿低速并行 PCS 时钟与 FPGA 架构时钟之间的相位差。RX 和 TX FIFO 与Standard PCS 和Enhanced PCS 共享。在硬核 IP 模式下,TX FIFO 在寄存器模式下工作。在 PIPE 模式下,TX FIFO 在低延时模式下工作。

TX FIFO在PIPE Gen1、Gen2和Gen3配置中在低延迟模式下操作。在使用FPGA架构连接时,低延时模式会引起三到四个延迟周期。尽可能将FIFO空阈值和FIFO满阈值设置得接近些,以便减小FIFO深度,从而缩短延迟时间。