Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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文档目录

3.2.4. 参考时钟网络

参考时钟网络将参考时钟源全部分配到收发器所在FPGA的左侧或右侧。从而支持所有参考时钟管脚驱动器件同侧上的所有发送器PLL。使用多发送器PLL的设计需要相同的参考时钟频率且位于器件的同侧,并可以共享相同的专用参考时钟(refclk)管脚。