仅对英特尔可见 — GUID: nik1398707029992
Ixiasoft
仅对英特尔可见 — GUID: nik1398707029992
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3.1.2.2. ATX PLL IP核
参数 | 范围 | 说明 |
---|---|---|
Message level for rule violations |
Error Warning |
指定用于参数违规的消息级别
|
Protocol mode |
Basic PCIe* Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade UPI TX SAS TX |
管理VCO的内部设置规则。 这个参数不是一个预设。您必须设置协议的所有其它参数。 |
Bandwidth |
Low Medium High |
指定VCO带宽。 较高带宽能减少PLL锁定时间,但会降低抖动抑制效果。 |
Number of PLL reference clocks |
1至5 |
指定ATX PLL的输入参考时钟数。 该参数可用于数据速率重配置。 |
Selected reference clock source |
0至4 |
指定ATX PLL的初选参考时钟输入。 |
Primary PLL clock output buffer | GX clock output buffer GT clock output buffer |
指定最先有效的PLL输出。
|
Enable PLL GX clock output port 50 | On/Off |
使能连接X1时钟线的GX输出端口。 PLL输出频率小于8.7GHz,或打算将PLL重配置到频率小于8.7GHz时,必须选择此参数。 如果在"Primary PLL clock output buffer"中选择了GX,那么要开启此端口。 |
Enable PCIe clock output port |
On/Off |
显示PCI Express*使用的pll_pcie_clk端口。 且应将此端口连接到pipe_hclk_input端口。 |
Enable ATX to FPLL cascade clock output port |
On/Off |
使能ATX到FPLL级联时钟输出端口。 |
Enable fref and clklow port 51 |
On/Off |
使能外部时钟检测器的fref和clklow端口 |
PLL output frequency |
请参阅 Intel® Arria® 10器件数据表。 |
使用此参数来指定PLL的目标输出频率。 |
PLL integer reference clock frequency |
请参阅GUI |
选择PLL的输入参考时钟频率。 |
Multiply factor (M-Counter) |
Read only 关于OTN_cascade或SDI_cascade的内容,请参阅GUI。 |
显示M-计数器值。 指定M-计数器值(仅SDI_cascade或OTN_cascade协议模式)。 |
Divide factor (N-Counter) |
Read only 关于SDI_cascade或OTN_cascade的内容,请参阅GUI。 |
显示N-计数器值。 关于SDI_cascade或OTN_cascade,请参考GUI。 |
Divide factor (L-Counter) |
Read only |
显示L-计数器值。 |
Divide factor(L-Cascade Predivider) |
请参阅GUI |
指定L-级联预分频器值。VCO频率大于10.46 Ghz时,该值一定为2, 而VCO频率小于10.46GHz时,该值一定为1。(仅SDI_cascade或OTN_cascade协议模式)。 |
Fractional multiply factor (K) |
Read only |
显示实际的K-计数器值。该参数仅适用于小数分频模式。 |
参数 | 范围 | 说明 |
---|---|---|
Include Master Clock Generation Block 52 |
On/Off |
使能时,包括一个主CGB作为ATX PLL IP核的一部分。 PLL输出驱动Master CGB。 用于x6/xN bonded和非bonded模式。 |
Clock division factor |
1, 2, 4, 8 |
生成绑定时钟之前,将主CGB时钟输入分频。 |
Enable x6/xN non-bonded high-speed clock output port |
On/Off |
使能用于x6/xN non-bonded模式的主CGB串行时钟输出端口。 |
Enable PCIe clock switch interface |
On/Off |
使能PCIe时钟切换电路的控制信号。用于PCIe时钟速率切换。 |
Number of auxiliary MCGB clock input ports |
0, 1 |
辅助输入(Auxiliary input)用于实现PCIe Gen3协议。 |
MCGB input clock frequency |
Read only |
显示主CGB的输入时钟频率。 |
MCGB output data rate |
Read only |
显示主CGB的输出数据速率。 |
Enable bonding clock output ports |
On/Off |
使能用于通道绑定的主CGB的tx_bonding_clocks输出端口。 该选项需设置为ON以用于绑定设计。 |
Enable feedback compensation bonding |
On/Off |
使用反馈补偿绑定时使能此设置。关于反馈补偿绑定的详细信息,请参阅本文档中PLL反馈补偿绑定部分。 |
PMA interface width |
8, 10, 16, 20, 32, 40, 64 |
指定PMA-PCS接口宽度。 将该值与用于Native PHY IP核的已选PMA接口宽度相匹配。必须选择一个正确的值以生成Native PHY IP核的绑定时钟。 |
参数 | 范围 | 说明 |
---|---|---|
Enable reconfiguration |
On/Off |
使能PLL重配置接口。使能仿真模型并添加用于重配置的Avalon兼容端口。 |
Enable Altera Debug Master Endpoint |
On/Off |
开启该选项时,收发器PLL IP核包含一个从内部连接到Avalon-MM从接口以实现动态重配置的嵌入式Altera调试主端点(ADME)。ADME可访问收发器的重配置空间。还可使用系统控制台通过JTAG执行某些测试和调试功能。请参阅重配置接口和动态重配置章节获得更多详细信息。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
使能后,reconfig_waitrequest将不再通过PreSICE显示AVMM仲裁的状态。而AVMM仲裁状态会反映在一个软状态寄存器位中。(仅使能"Enable control and status registers feature"后可用)。 |
Enable capability registers |
On/Off |
使能功能寄存器,从而可以提供关于ATX PLL配置的高级信息。 |
Set user-defined IP identifier |
用户定义 |
设置用户定义的数字标识符,以便功能寄存器使能时,可以从user_identifier偏移读取该标识符。 |
Enable control and status registers |
On/Off |
使能软寄存器,通过嵌入式调试逻辑在PLL接口上读取状态信号和写入控制信号。 |
Configuration file prefix |
输入要生成的配置文件的前缀名称。 |
|
Generate SystemVerilog package file |
On/Off |
生成一个SystemVerilog封装文件,其中包含PLL使用的所有相关参数。 |
Generate C header file |
On/Off |
生成一个C头文件,其中包含PLL使用的所有相关参数。 |
Enable multiple reconfiguration profiles |
On/Off |
使能将要存储的多个配置profiles。 |
Enable embedded reconfiguration streamer |
On/Off |
使能嵌入式重配置streamer,从而自动执行多个预定义配置profile间动态重配置程序。 |
Generate reduced reconfiguration files |
On/Off |
使能后,IP生成的重配置报告文件仅包含多个重配置profile间设置上的各种差别。 |
Number of reconfiguration profiles |
1至8 |
指定重配置profile的编号 |
Store current configuration to profile |
0至7 |
点击相应的操作按钮来指定修改哪个配置profile(存储,加载,清除或刷新) |
Generate MIF (Memory Initialize File) |
On/Off |
生成一个包含当前配置的MIF文件。 将该选项用于重配置,以便在不同的PLL配置之间进行切换。 |
参数 | 范围 | 说明 |
---|---|---|
Generate parameter documentation file |
On/Off |
生成一个包含ATX PLL IP内核参数和值的说明的.csv文件。 |
端口 | 方向 | 时钟域 | 说明 |
---|---|---|---|
pll_powerdown |
输入 |
Asynchronous(异步) |
置位为高电平时复位PLL。并需要连接到一个动态控制信号(如果使用此IntelFPGA IP,则收发器PHY复位控制器pll_powerdown输出)。 |
pll_refclk0 |
输入 |
N/A |
参考时钟输入端口0。 总共有5个参考时钟输入端口。可用的参考时钟端口数取决于Number of PLL reference clocks参数。 |
pll_refclk1 |
输入 |
N/A |
参考时钟输入端口1。 |
pll_refclk2 |
输入 |
N/A |
参考时钟输入端口2。 |
pll_refclk3 |
输入 |
N/A |
参考时钟输入端口3。 |
pll_refclk4 |
输入 |
N/A |
参考时钟输入端口4。 |
tx_serial_clk |
输出 |
N/A |
GX通道的高速串行时钟输出端口。代表x1时钟网络。 |
tx_serial_clk_gt |
输出 |
N/A |
GT通道的高速串行时钟输出端口。代表GT时钟网络。 |
pll_locked |
输出 |
Asynchronous(异步) |
高电平有效状态信号,表明PLL是否被锁定。 |
pll_pcie_clk |
输出 |
N/A |
用于PCIe。53 |
reconfig_clk0 |
输入 |
N/A |
可选的Avalon接口时钟。用于PLL重配置。只有在PLL IP内核GUI中选择Enable Reconfiguration参数时,重配置端口才出现。当没有选择这个参数时,端口在内部被设置为OFF。 |
reconfig_reset0 |
输入 |
reconfig_clk0 |
用于复位Avalon接口。通过异步以置位,同步以置低。 |
reconfig_write0 |
输入 |
reconfig_clk0 |
高电平有效写使能信号。 |
reconfig_read0 |
输入 |
reconfig_clk0 |
高电平有效读使能信号。 |
reconfig_address0[9:0] |
输入 |
reconfig_clk0 |
10 bit地址总线用于指定要被访问的地址,以实现读和写操作。 |
reconfig_writedata0[31:0] |
输入 |
reconfig_clk0 |
32 bit数据总线。将写数据运载到指定的地址。 |
reconfig_readdata0[31:0] |
输出 |
reconfig_clk0 |
32 bit数据总线。从指定的地址运载读数据。 |
reconfig_waitrequest0 |
输出 |
reconfig_clk0 |
表明Avalon接口信号什么时候处于忙(busy)状态。当被置位时,所有输入必须保持不变。 |
pll_cal_busy |
输出 |
异步 |
状态信号,当PLL校准进行时,它被置为高电平。 在连接至复位控制器IP之前,将这个信号和tx_cal_busy端口布局到逻辑OR。 |
mcgb_rst |
输入 |
异步 |
主CGB复位控制。 置低pll_powerdown的同时置低该端口。 |
mcgb_aux_clk0 |
输入 |
N/A |
用于PCIe实现,以便在链路速度协商期间在fPLL和ATX PLL之间进行切换。 |
tx_bonding_clocks[5:0] |
输入 |
N/A |
可选的6-bit总线,从主CGB运载低速并行时钟输出。bonded组中的每个收发器通道都有该6-bit总线。 用于通道绑定,代表x6/xN时钟网络。 |
mcgb_serial_clk |
输出 |
N/A |
x6/xN non-bonded配置的高速串行时钟输出。 |
pcie_sw[1:0] |
输入 |
异步 |
用于PCIe协议实现的2-bit速率切换控制输入。 |
pcie_sw_done[1:0] |
输出 |
异步 |
用于PCIe协议实现的2-bit速率切换状态输出。 |
atx_to_fpll_cascade_clk |
输出 |
N/A |
ATX PLL输出时钟被用于驱动fPLL参考时钟输入(仅在SDI_cascade或OTN_cascade protocol模式中可用)。 |
ext_lock_detect_clklow 54 |
输出 |
N/A |
用于外部时钟检测的Clklow输出。 通过选择Enable clklow 和fref port使其显现。 |
ext_lock_detect_fref 54 |
输出 |
N/A |
用于外部时钟检测的Fref输出。通过选择Enable clklow 和fref port使其显现。 |