Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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7.3. 上电校准

器件上电后和编程后,PreSICE自动启动校准进程。在器件编程期间校准进程可能继续进行。器件上电后完成校准进程所需要的时间视器件而定。使用的总时间能延伸至用户模式。cal_busy信号置低表明校准进程完成。必须确保设计中的收发器复位流程在复位收发器PLL和收发器通道之前要等待校准完成。

即便上电校准已经完成,PreSICE 也可能控制内部配置总线。需要时,可以请求访问权限。如果系统含有fPLL、ATX PLL 和通道,那么fPLL cal_busy信号先变低。ATX PLL cal_busy信号在通道的tx_cal_busyrx_cal_busy信号后变低。Intel建议在请求任何访问权限之前,等待所有*_cal_busy信号变低。

所有上电校准都开始于所有bank和通道的Vreg校准。

图 278. Non-PCIe* Hard IP (HIP)通道的上电校准流程对于不使用PCIe Hard IP的应用,上电校准开始于所有bank和通道的Vreg校准。然后,以下图所显示的流程完成PreSICE校准。
对于使用PCIe Hard IP以及non-PCIe通道的应用,上电校准流程是:
  1. 所有bank和通道的Vreg校准。
  2. 等待PCIe参考时钟切换。
  3. PCIe Hard IP 0校准(如果使用)。
  4. PCIe Hard IP 1校准(如果使用)。
  5. 对校准流程中的所有non-PCIe Hard IP通道进行校准。
图 279. PCIe Hard IP和non-PCIe通道的上电校准流程