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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.11.1. 切换发送器PLL
动态切换数据速率可以提高系统灵活性,从而能够支持多种协议。可以通过从一个发送器PLL切换到另一个PLL来更改接收器通道的数据速率。 要在发送器PLL之间进行切换,必须执行一个通道重配置,对通道的本地CGB MUX选择线进行重配置。最多可以使用4个不同的发送器PLL来为收发器通道计时。可以使用Native PHY IP内核上的重配置接口来指定驱动接收器通道的PLL。不论有多少发送器PLL参与,PLL切换方法都相同。
在启动PLL切换过程之前,请确保收发器Native PHY实例定义了不止一个发送器PLL输入。在收发器Native PHY参数化过程中请在TX PMA选项卡上指定 Number of TX PLL clock inputs per channel参数。
下表显示了发送器PLL切换的地址和位。显示的tx_serial_clk位数因您指定的发送器PLL的数目而异。对于此操作,请使用Native PHY重配置接口。
收发器Native PHY端口 | 说明 | 地址 | 位 |
---|---|---|---|
tx_serial_clk0 | 表示逻辑PLL0。查找寄存器x117[3:0]将逻辑PLL0的映射存储到物理PLL。 | 0x117 (查找寄存器) | [3:0] |
tx_serial_clk1 | 表示逻辑PLL1。查找寄存器x117[7:4]将逻辑PLL1的映射存储到物理PLL。 | 0x117 (查找寄存器) | [7:4] |
tx_serial_clk2 | 表示逻辑PLL2。查找寄存器x118[3:0]将逻辑PLL2的映射存储到物理PLL。 | 0x118 (查找寄存器) | [3:0] |
tx_serial_clk3 | 表示逻辑PLL3。查找寄存器x118[7:4]将逻辑PLL3的映射存储到物理PLL。 | 0x118 (查找寄存器) | [7:4] |
不适用 | PLL 选择 MUX 。 | 0x111 | [7:0] |
执行一个PLL切换时,必须指定所要切换的查找寄存器地址和位值。下面的过程说明了在有多个PLL连接到一个通道时如何选择特定的发送器PLL。要更改CDR的数据速率,请遵照通道和PLL模块的详细重配置步骤执行。确定要切换到的逻辑PLL后,请遵照此过程切换到需要的发送器PLL:
- 在执行动态重配置的步骤中执行步骤1到7的必要步骤。
- 从相应的查找寄存器地址(请参考表 264)中读取并保存所需的4位码型。例如:切换到逻辑PLL1需要保存地址0x117的位[7:4]。
- 按照下表将在上一步中读取的4位值编码成一个8位值:
表 265. 逻辑PLL编码 4位逻辑PLL位 8位映射到地址0x111 [3..0] {~logical_PLL_offset_readdata[3], logical_PLL_offset_readdata[1:0],logical_PLL_offset_readdata[3], logical_PLL_offset_readdata[3:0] } [7..4] {~logical_PLL_offset_readdata[7], logical_PLL_offset_readdata[5:4],logical_PLL_offset_readdata[7], logical_PLL_offset_readdata[7:4] } 注:例如,如果重配置为逻辑PLL1,则[7:4]位会编码成8位值{~bit[7], bit[5:4], bit[7], bit[7:4]}。
- 使用编码后的8位值对地址0x111的位 [7:0]执行read-modify-write操作。
- 在执行动态重配置的步骤中执行步骤9到12的必要步骤。
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