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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.4.5.1. 常规选项
常规选项允许您指定10GBASE-KR模式的通用选项。
参数名称 | 选项 | 说明 |
---|---|---|
Enable internal PCS reconfiguration logic | On Off |
当SYNTH_SEQ = 0时,此参数是仅是一个选项。设为0时,它不包括重配置模块,也不显露start_pcs_reconfig或rc_busy端口。设为1时,它提供一个简单接口以启动1G与10G模式之间的重配置。 |
Enable IEEE 1588 Precision Time Protocol | On Off |
开启此参数时,使能1G和10G模式的IEEE 1588 Precision Time Protocol逻辑。 |
Enable M20K block ECC protection | On Off |
开启此参数时,使能嵌入式Nios CPU系统上的纠错代码(ECC)支持。此参数仅对背板有效。 |
Enable tx_pma_clkout port | On Off |
开启此参数将使能tx_pma_clkout端口。请参考“时钟和复位接口”部分以了解有关此端口的详细信息。 |
Enable rx_pma_clkout port | On Off |
开启此参数将使能rx_pma_clkout端口。请参考“时钟和复位接口”部分以了解有关此端口的详细信息。 |
Enable tx_divclk port | On Off |
开启此参数将使能tx_divclk端口。请参考“时钟和复位接口”部分以了解有关此端口的详细信息。 |
Enable rx_divclk port | On Off |
开启此参数将使能rx_divclk端口。请参考“时钟和复位接口”部分以了解有关此端口的详细信息。 |
Enable tx_clkout port | On Off |
开启此参数将使能tx_clkout端口。请参考“时钟和复位接口”部分以了解有关此端口的详细信息。 |
Enable rx_clkout port | On Off |
开启此参数将使能rx_clkout端口。请参考“时钟和复位接口”部分以了解有关此端口的详细信息。 |
Enable Hard PRBS support and ADME support | On Off |
开启此参数时,使能Native PHY中的ADME和Hard PRBS数据生成和检查逻辑。收发器工具包(TTK)需要在Native PHY IP core中使能ADME。 |
Reference clock frequency | 644.53125 MHz 322.265625 MHz |
指定输入参考时钟频率。 默认值为322.265625 MHz。 |
Enable additional control and status ports | On Off |
开启此选项时,内核会包括rx_block_lock和rx_hi_ber输出。 |
Include FEC sublayer | On Off |
开启此参数时,内核包括实现FEC和软核10GBASE-R PCS的逻辑。此参数仅用于10G模式。 |
Set FEC_ability bit on power up and reset | On Off |
开启此参数后,内核将在上电和复位过程中设置Assert KR FEC Ability bit (0xB0[16]) FEC功能比特,从而使内核播发FEC功能。此选项对于FEC功能是必需的。 |
Set FEC_Enable bit on power up and reset | On Off |
开启此参数后,内核将在上电和复位过程中设置KR FEC Request bit (0xB0[18]),从而使内核在自动协商期间请求FEC功能。 此选项对于FEC功能是必需的。 |