Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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文档目录

3. PLL和时钟网络

本章节介绍收发器和FPGA架构接口的收发器相位锁相环(PLL)、内部时钟体系结构和时钟选项。

如下图所示,收发器bank可能具有3个或6个收发器通道。每3个收发器通道的收发器bank具有一个高级发送ATX PLL,一个小数分频fPLL(fPLL),和一个主端口时钟生成模块(CGB)。请参阅器件收发器布局小节,来识别具有3个通道收发器bank的器件。

Arria 10收发器时钟体系结构支持bonded和非bonded的收发器通道配置。通道绑定用于最小化多个收发器通道之间的时钟偏移。对于Arria 10收发器,“绑定”可以指PMA绑定也可指代PMA和PCS绑定。请参阅通道绑定部分了解更多信息。

图 166. Arria 10 PLL和时钟网络