仅对英特尔可见 — Ixiasoft
2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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遵照该复位序列在器件运行期间复位接收器的模拟或数字模块。通过此复位重新建立一个链接或在完成动态重配置后重新建立一个链接。
自动锁定模式中的时钟数据恢复
步骤编号与下图中数字对应:
-
置位rx_analogreset和rx_digitalreset。确保rx_cal_busy为低电平。每次置位rx_analogreset时,必须通过置位rx_digitalreset来复位PCS。
- 至少70 ns周期后置低rx_analogreset。
- 置低rx_digitalreset之前,确保rx_is_lockedtodata被置位tLTD (至少4 μs)。
图 201. 器件操作(自动模式)过程中复位接收器
手动锁定模式中的时钟数据恢复
根据您的设计要求,使用手动锁定模式中的时钟数据恢复(CDR)来覆盖默认的CDR自动锁定模式。
CDR手动锁定模式的控制设置
使用以下控制设置来设置CDR锁定模式:
rx_set_locktoref | rx_set_locktodata | CDR锁定模式 |
---|---|---|
0 | 0 | Automatic |
1 | 0 | Manual-RX CDR LTR |
X | 1 | Manual-RX CDR LTD |
CDR手动锁定模式中复位收发器
以下步骤中的编号对应于下图中的数字,将指导您完成以下步骤以使CDR处于手动锁定模式。
- 确保校准已完成(rx_cal_busy处于低电平),并且收发器通过整个初始复位流程。rx_digitalreset和rx_analogreset信号应该是低电平。忽略rx_is_lockedtoref,任由它是高电平或者低电平。rx_is_lockedtodata和rx_ready信号应该是高电平,表明收发器不在复位状态。或者,完成校准后,可在手动锁定模式下直接通过CDR开始。
- 置位rx_set_locktoref信号为高电平,将CDR切换到lock-to-reference模式。rx_is_lockedtodata状态信号被置低。如果使用用户编码复位,那么在rx_set_lockedtoref被置位同时或之后,置位rx_digitalreset信号为高电平。当使用收发器PHY复位控制器时,rx_digitalreset被自动置位。
- 置位rx_digitalreset信号后,rx_ready状态信号被置低。
- 把CDR锁定为参考后,置位rx_set_locktodata信号高电平,tLTR_LTD_Manual (最少15 μs)。置位rx_set_locktodata之前,rx_is_locktoref应该为高电平并保持稳定最少tLTR_LTD_Manual (15 μs)。这样就需要过滤rx_is_lockedtoref上的杂散毛刺。rx_is_lockedtodata状态信号置位后,表示此时CDR被设置为LTD模式。
rx_is_lockedtoref状态信号可以为高电平或低电平,并在置位rx_set_locktodata高电平及锁定CDR为参考后被忽略。
- 最少 tLTD_Manual(4 μs)后,置低rx_digitalreset信号。
- 置低rx_digitalreset信号后,如果使用收发器PHY复位控制器,那么rx_ready状态信号被置位,表明接收器已准备好使用手动模式中的CDR接收数据。
图 202. CDR处在手动锁定模式时,接收器的复位流程时序图