Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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2.7.2.2.6. CDR控制

CDR控制模块执行下面功能:
  • 控制PMA CDR以实现比特和符号对齐
  • 控制PMA CDR在分配的时间内去偏斜
  • 生成其它PCS模块的状态信号
PCIe*基本规范要求接收器L0s电源状态退出时间为最大4 ms(Gen1),2 ms(Gen2),4 ms(Gen3信号速率)。收发器有一个改进的CDR控制模块以适应快速锁定时间。快速锁定时间对于CDR进入或退出Gen3速度时重新锁定到新的乘法器/除法器设置是必要的。