仅对英特尔可见 — GUID: nik1398707032259
Ixiasoft
仅对英特尔可见 — GUID: nik1398707032259
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3.1.3.2. fPLL IP Core
参数 | 范围 | 说明 |
---|---|---|
fPLL Mode |
Core Cascade Source Transceiver |
指定操作的fPLL模式。 选择Core,将fPLL用作通用PLL以驱动FPGA内核时钟网络。 选择Cascade Source,作为级联源将一个fPLL连接到另一个PLL。 选择Transceiver,将fPLL用作收发器模块的发送PLL。 |
Protocol Mode |
Basic PCIe* Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade SDI_direct SATA TX OTN_direct SATA_Gen3 HDMI |
管理VCO的内部设置规则。 此参数不是一个预置(preset)。您必须对协议设置所有参数。 |
Enable fractional mode |
On/Off |
使能小数频率模式。 此模式使PLL能够输出不是输入参考时钟的整数倍的频率。 |
Enable physical output clock parameters |
On/Off |
选择此选项可使您能够手动指定M、N、C和L计数器值。 |
Enable clklow and fref ports 57 |
On/Off |
使能外部时钟检测器的fref和clklow时钟端口。在收发器模式中选择“enable fractional mode”和“SDI_direct”端口模式时, pll_locked port不可用,但用户可使用fref和clklow时钟端口创建外部时钟检测器。 |
Desired Reference clock frequency |
请参考GUI |
指定所需的PLL输入参考时钟频率。 |
Actual reference clock frequency |
Read-only |
显示实际的PLL输入参考时钟频率。 |
Number of PLL reference clocks |
1 to 5 |
指定fPLL的输入参考时钟数。 |
New parameter: Selected reference clock source |
0 to 4 |
指定fPLL的初选参考时钟输入。 |
Bandwidth |
Low Medium High |
指定VCO带宽。 较高带宽能减少PLL锁定时间,但会降低抖动抑制效果。 |
Operation mode |
Direct Feedback compensation bonding |
指定fPLL的反馈操作模式。 |
Multiply factor (M-counter) |
8 to 127 (integer mode) 11 to 123 (fractional mode) |
指定乘法因子(M-counter)。 |
Divide factor (N-counter) |
1 to 31 |
指定除法因子(N-counter)。 |
Divide factor (L-counter) |
1, 2, 4, 8 |
指定除法因子(L-counter)。 |
Divide factor (K-counter) |
User defined |
指定除法因子(L-counter)。 |
PLL output frequency |
Read-only |
显示用于PLL的目标输出频率。 |
PLL Datarate |
Read-only |
显示PLL数据速率。 |
参数 | 范围 | 说明 |
---|---|---|
Include Master Clock Generation Block |
On/Off |
使能时,包括一个master CGB,作为fPLL IP core的一部分。PLL输出驱动master CGB。 这用于x6/xN绑定和非绑定的模式。 |
Clock division factor |
1, 2, 4, 8 |
生成绑定时钟之前,将master CGB时钟输入分频。 |
Enable x6/xN non-bonded high-speed clock output port |
On/Off |
使能用于x6/xN非绑定模式的master CGB串行时钟输出端口。 |
Enable PCIe clock switch interface |
On/Off |
使能用于PCIe时钟切换电路的控制信号。 |
MCGB input clock frequency |
Read only |
显示master CGB的所需输入时钟频率。您不能设置此参数。 |
MCGB output data rate |
Read only |
显示master CGB的输出数据速率。您不能设置此参数。 此值是基于MCGB输入时钟频率和MCGB时钟分频因子计算得出的。 |
Enable bonding clock output ports |
On/Off |
使能用于通道绑定的Master CGB的tx_bonding_clocks输出端口。 对于绑定设计,您必须使能此参数。 |
Enable feedback compensation bonding |
On/Off |
使能用于反馈补偿绑定的master CGB的反馈输出路径。使能时,反馈连接会被PLL IP自动处理。 |
PMA interface width |
8, 10, 16, 20, 32, 40, 64 |
指定PMA-PCS接口宽度。 将此值与选择用于Native PHY IP core的PMA接口宽度相匹配。您必须选择一个正确的值以生成Native PHY IP core的绑定时钟。 |
参数 | 范围 | 说明 |
---|---|---|
Enable reconfiguration |
On/Off |
使能PLL重配置接口。使能仿真模型并且对重配置添加更多端口。 |
Enable Native PHY Debug Master Endpoint | On/Off |
当您开启(ON)此选项时,Transceiver PLL IP core会包含一个从内部连接到Avalon存储器映射接口从接口以实现动态重配置的嵌入式Native PHY Debug Master Endpoint (NPDME)。NPDME可访问收发器的重配置空间。它还可使用System Console通过JTAG执行某些测试和调试功能。请参阅重配置接口和动态重配置章节来了解更多详细信息。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
使能时,reconfig_waitrequest不会通过PreSICE显示Avalon存储器映射接口仲裁的状态。Avalon存储器映射接口仲裁状态会反映在一个软状态寄存器比特中。(仅在使能"Enable control and status registers feature"时可用)。 |
Enable capability registers | On/Off |
使能功能(capability)寄存器,此寄存器提供了关于fPLL的配置的高级信息。 |
Set user-defined IP identifier | 设置一个用户定义的数字标识符,当功能(capability)寄存器使能时,可以从user_identifier偏移读取该标识符。 |
|
Enable control and status registers | On/Off |
使能软核寄存器,通过嵌入式调试逻辑在PLL接口上读取状态信号和写入控制信号。 |
Configuration file prefix |
输入要生成的配置文件的前缀名称。 |
|
Generate SystemVerilog package file |
On/Off |
生成一个SystemVerilog封装文件,其中包含PLL使用的所有相关参数。 |
Generate C header file |
On/Off |
生成一个C头文件,其中包含PLL使用的所有相关参数。 |
Generate MIF (Memory Initialize File) |
On/Off |
生成一个包含当前配置的MIF文件。 将此选项用于重配置,以便在不同的PLL配置之间进行切换。 |
时钟切换参数 | 范围 | 说明 |
---|---|---|
Create a second input clock pllrefclk1 | On/Off |
启用此参数将提供与您的fPLL相连的备份时钟,该时钟可与您的原始参考时钟交换。 |
Second Reference Clock Frequency | User Defined |
对fPLL指定第二个参考时钟频率。 |
Switchover Mode | Automatic Switchover Automatic Switchover Automatic Switchover |
指定如何处理输入频率切换。Automatic Switchover使用内置电路来检测其中一个输入时钟是否已停止翻转(toggling)并切换到另一个频率。 Manual Switchover会创建一个EXTSWITCH信号,此信号通过置高至少3个周期可用于手动切换时钟。 带Manual Override的Automatic Switchover在EXTSWITCH变为高电平之前用作Automatic Switchover,在这种情况下,只要EXTSWITCH置高,它将会切换并忽略任何自动切换。 |
Switchover Delays | 0 to 7 |
将特定数量的周期延迟添加到Switchover Process中。 |
Create an active_clk signal to indicate the input clock in use | On/Off |
该参数创建了一个输出,表明哪个输入时钟是PLL目前所使用的。Low代表refclk,High代表refclk1。 |
Create a clkbad signal for each of the input clocks | On/Off |
此参数创建两个clkbad输出,一个输出用于每个输入时钟。Low表示CLK工作正常,High表示CLK无法工作。 |
参数 | 方向 | 说明 |
---|---|---|
Generates parameter documentation file | On/Off | 生成一个.csv文件,其中包含全部fPLL参数和值的描述。 |
端口 | 方向 | 时钟域 | 说明 |
---|---|---|---|
pll_powerdown |
输入 |
Asynchronous(异步) |
置位为高电平时复位PLL。需要连接到一个动态控制的信号(如果使用此英特尔 FPGA IP,那么连接到Transceiver PHY Reset Controller pll_powerdown输出)。 |
pll_refclk0 |
输入 |
N/A |
参考时钟输入端口0。 有五个参考时钟输入端口。可用的参考时钟端口数量取决于Number of PLL reference clocks参数。 |
pll_refclk1 |
输入 |
N/A |
参考时钟输入端口1。 |
pll_refclk2 |
输入 |
N/A |
参考时钟输入端口2。 |
pll_refclk3 |
输入 |
N/A |
参考时钟输入端口3。 |
pll_refclk4 |
输入 |
N/A |
参考时钟输入端口4。 |
tx_serial_clk |
输出 |
N/A |
GX通道的高速串行时钟输出端口。代表x1时钟网络。 |
pll_locked |
输出 |
Asynchronous(异步) |
高电平有效状态信号,表明PLL是否被锁定。 |
hssi_pll_cascade_clk |
输出 |
N/A |
fPLL级联时钟输出端口 |
pll_pcie_clk |
输出 |
N/A |
用于PCIe。 |
reconfig_clk0 |
输入 |
N/A |
可选的 Avalon® 接口时钟。用于PLL重配置。 |
reconfig_reset0 |
输入 |
reconfig_clk0 |
用于复位 Avalon® 接口。异步到置位和同步到置低。 |
reconfig_write0 |
输入 |
reconfig_clk0 |
高电平有效写使能信号。 |
reconfig_read0 |
输入 |
reconfig_clk0 |
高电平有效读使能信号。 |
reconfig_address0[9:0] |
输入 |
reconfig_clk0 |
10-bit地址总线,用于指定要被访问的地址,以进行读和写操作。 |
reconfig_writedata0[31:0] |
输入 |
reconfig_clk0 |
32-bit数据总线。承载对指定地址的写数据。 |
reconfig_readdata0[31:0] |
输出 |
reconfig_clk0 |
32-bit数据总线。承载从指定地址的读数据。 |
reconfig_waitrequest0 |
输出 |
reconfig_clk0 |
当 Avalon® 接口信号忙(busy)时进行指示。置位时,所有输入必须保持不变。 |
pll_cal_busy |
输出 |
Asynchronous(异步) |
状态信号,当进行PLL校准时被置为高电平。 对此信号和复位控制器IP上的tx_cal_busy端口执行逻辑OR。 |
mcgb_rst |
输入 |
Asynchronous(异步) |
Master CGB复位控制。 在pll_powerdown的同时置低此复位。 |
mcgb_aux_clk0 |
输入 |
N/A |
用于PCIe在链路速度协商期间在fPLL/ATX PLL之间进行切换。 |
tx_bonding_clocks[5:0] |
输出 |
N/A |
可选的6-bit总线,承载Master CGB的低速并行时钟输出。 用于通道绑定,代表x6/xN时钟网络。 |
mcgb_serial_clk |
输出 |
N/A |
x6/xN非绑定配置的高速串行时钟输出。 |
pcie_sw[1:0] |
输入 |
Asynchronous(异步) |
用于PCIe协议实现的2-bit速率切换控制输入。 |
pcie_sw_done[1:0] |
输出 |
Asynchronous(异步) |
用于PCIe协议实现的2-bit速率切换状态输出。 |
atx_to_fpll_cascade_clk | 输入 |
N/A |
使能fPLL to ATX PLL级联时钟输入端口。 |
fpll_to_fpll_cascade_clk | 输出 |
N/A |
fPLL到fPLL级联输出端口(仅在Core模式下) |
active_clk | 输出 |
N/A |
创建一个输出信号,指示PLL正在使用的输入时钟。此信号上的一个逻辑Low表示正在使用refclk0,而一个逻辑High则表示正在使用refclk1(仅在使能了Clock Switchover的Core模式下) |
outclk0 |
输出 |
N/A |
内核输出时钟0。(仅在Core模式下) 有四个内核fPLL输出时钟输出端口。可用输出时钟的数量取决于Selected reference clock source |
outclk1 |
输出 |
N/A |
内核输出时钟1。(仅在Core模式下) |
outclk2 |
输出 |
N/A |
内核输出时钟2。(仅在Core模式下) |
outclk3 |
输出 |
N/A |
内核输出时钟3。(仅在Core模式下) |
ext_lock_detect_clklow 58 |
输出 |
N/A |
用于外部时钟检测的clklow输出。通过选择Enable clklow和fref port可以显示此端口。 |
ext_lock_detect_fref 58 |
输出 |
N/A |
用于外部时钟检测的fref输出。通过选择Enable clklow和 fref port可以显示此端口。 |
phase_reset |
输入 |
N/A |
动态相移复位输入信号。将被连接到DPS soft IP phase_reset输出。 |
phase_en |
输入 |
N/A |
动态相移使能输入信号。将被连接到DPS soft IP phase_en输出。 |
updn |
输入 |
N/A |
动态相移updn输入信号。将被连接到DPS soft IP updn输出。 |
cntsel[3:0] |
输入 |
N/A |
动态相移计数器总线。将被连接到DPS soft IP cntsel输出总线。 |