仅对英特尔可见 — GUID: nik1398706884834
Ixiasoft
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2.6.3.3. 10GBASE-KR功能说明
下图显示了10GBASE-KR PHY IP core中的支持组件。
10GBASE-KR PHY IP core包括以下组件:
Standard和Enhanced PCS数据路径
Native PHY内的Enhanced PCS和PMA被配置成10GBASE-R PHY。请参考Standard PCS和Enhanced PCS体系结构章节来了解有关这些模块如何支持1G、10G协议和FEC的更多详细信息。
自动协商,IEEE 802.3 Clause 73
我们需要自动协商(AN)在链路搭档的两端同步链路训练的起始时间。这可以确保在所要求的500 ms规定时间范围内有效地完成链路训练。
链路训练(LT),IEEE 802.3 Clause 72
Arria 10器件具有符合IEEE 802.3 Clause 72标准训练程序的软核链路训练IP。此IP包括:
- 与常规64b/66b frame_lock不同的训练帧锁(training frame lock)
- 训练帧生成
- 控制通道编解码器
- Local Device (LD) 系数更新
- Link Partner (LP) 系数生成
重配置模块(Reconfiguration Block)
重配置模块对PHY执行Avalon存储器映射接口写操作,以进行PCS和PMA重配置。Avalon存储器映射接口 master接受来自PMA或PCS控制器的请求。它在Avalon存储器映射接口上执行Read-Modify-Write或者Write命令。PCS控制器接收来自Sequencer的速率变更请求,并将它们转换成对PMA和PCS的一些列Read-Modify-Write或Write命令。
支持8个编译时配置模式。这些配置模式分为两组,其中一组包括4个采用322 MHz参考时钟的配置模式,另一组包括4个采用644 MHz参考时钟的配置模式。每组中包含的4个模式均由FEC sublayer on/off的所有组合组成。