仅对英特尔可见 — GUID: nik1398707053366
Ixiasoft
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3.10. PLL反馈和级联时钟网络
PLL反馈和级联时钟网络跨越器件的整侧,并用于PLL反馈补偿绑定和PLL级联。
若要支持PLL反馈补偿绑定和PLL级联,需要有以下连接:
- fPLL的C计数器输出驱动反馈和级联时钟网络。
- 反馈和级联时钟网络驱动所有PLL的反馈时钟输入。
- 反馈和级联时钟网络驱动所有PLL的参考时钟输入。
- master CGB的并行时钟输出驱动反馈和级联时钟网络。
对于PLL级联,连接(1)和(3)用于将一个PLL的输出连接到另一个PLL的参考时钟输入。
对于PLL反馈补偿绑定,连接(2)和(4)用于将master CGB的并行时钟输出连接到PLL反馈时钟输入端口。
PLL反馈补偿绑定可以替代xN绑定使用。PLL反馈补偿和xN绑定配置之间的主要差异是:对于PLL反馈补偿,在一个收发器bank内,绑定接口被分成6个绑定通道的较小组。每个收发器bank内的PLL (ATX PLL或fPLL)被用作一个发送PLL。所有的发送PLL共享同一个输入参考时钟。
在xN绑定配置中,一个PLL用于每个绑定组。在PLL反馈补偿绑定中,一个PLL用于绑定组跨越的每个收发器bank。除了收发器通道和PLL的自然数据速率限制以外,在PLL反馈补偿绑定中没有数据速率限制。
对于反馈补偿绑定,低速并行时钟必须和PLL的参考时钟的频率相同。
驱动内核的fPLL
fPLL可用于驱动FPGA架构。为了确保输入参考时钟和fPLL输出时钟之间的相位对齐,需要在整数模式下配置fPLL。当进行动态重配置时,请参考下图。
- 修改fPLL IP以使能fPLL重配置
- 在Dynamic Reconfiguration选项卡下,开启ON使能动态重配置。
- 在内核中创建逻辑以执行下列步骤:
- 读取-修改-写入0x1到fPLL的偏移地址0x126[0]以选择内部反馈。
- 读取-修改-写入0x1到fPLL的偏移地址0x100,然后读取-修改-写入0x1到fPLL的偏移地址0x000以请求PreSICE重新校准fPLL。
- 监控fPLL中偏移0x280的位1并等待至该位变成0。这就表示重新校准已完成。确保fPLL完成锁定。
- 读取-修改-写入0x0到fPLL的偏移地址0x126[0]以选择外部反馈路径。
- 监控fPLL锁定信号,等待fPLL完成锁定。