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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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9.2.4.1. 收发器工具套件参数设置
参数 | 说明 | 控制窗格 |
---|---|---|
Bit error rate (BER) | 错误数除以自上次检查器复位后的已测试比特数。 | 接收器窗格 |
Channel Address | 收发通道的逻辑地址编号。 | 发送器窗格 接收器窗格 |
CTLE AC Gain | 指定接收器的连续时间线性均衡(CTLE) AC增益。 | 接收器窗格 |
CTLE DC Gain | 对整个频谱中的输入信号提供均等提升。 | 接收器窗格 |
DFE Mode | 用于改善信号质量的决策反馈均衡(DFE)。 DFE模式为Off,Manual和Adaptation Enabled。Adaptation Enabled模式的DFE会自动尝试查找最佳抽头(tap)值。 |
接收器窗格 |
Equalization Engine | 增强输入信号的高频增益,以补偿物理介质的低通滤波器效应。此选项与DFE一起使用时,要在Manual或者Adaptation Enabled模式下使用DFE。 | 接收器窗格 |
Number of bits tested | 指定自上次检查器复位后的测试的比特数。 | 接收器窗格 |
Number of error bits | 指定自上次检查器复位后出现的错误比特数。 | 接收器窗格 |
Pre-emphasis | 该可编程模块可增强每个发送缓冲信号发送数据中的高频组件。此行为抵消了传输介质中可能的衰减。 | 发送器窗格 |
Receiver channel | 指定所选接收器通道的名称。 | 接收器窗格 |
Refresh | 加载.sof文件后,运行动态重配置后从寄存器加载新设置。 | 发送器窗格 接收器窗格 |
Reset | 复位当前测试。 | 接收器窗格 |
Run length | 设置测试运行的覆盖率(coverage)参数。 | 发送器窗格 接收器窗格 |
RX CDR locked to ref clock | 显示lock-to-reference (LTR)模式下的接收器。 | 接收器窗格 |
RX CDR locked to data | 显示lock-to-data (LTD)模式下的接收器。 | 接收器窗格 |
Serial loopback enabled | 在缓冲器之前插入一个串行环回,使您能够在器件的同一物理通道上的发送器和接收器对上形成一条链路。 | 发送器窗格 接收器窗格 |
Start | 启动通道上的pattern generator或者checker以验证输入数据。 | 发送器窗格 接收器窗格 |
Stop | 停止生成码型和测试通道。 | 发送器窗格 接收器窗格 |
Test pattern | 发送器通道发送的测试码型。 可用的测试码型:PRBS7, PRBS9, PRBS15, PRBS23和PRBS31。 |
发送器窗格 接收器窗格 |
Time limit | 指定时间限制单位和值,使每次测试迭代都有最大边界时间限制。 | 接收器 |
Transmitter channel | 指定所选发送器通道的名称。 | 发送器窗格 |
VGA DC Gain | 在数据进入时钟数据恢复(CDR)模块以进行采样之前,可变增益放大器(VGA)放大信号的振幅并确保电压摆幅保持恒定。 | 接收器窗格 |
VOD | 可编程发送器差分输出电压。 | 发送器窗格 |