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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.4.6.6. 控制和状态接口
信号名称 | 方向 | 时钟域 | 说明 | |||||||||||
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led_link | 输出 |
同步到tx_clkout | 置位后,表示成功的链路同步。 |
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led_disp_err | 输出 |
同步到rx_clkout | 差异错误信号,表明一个10-bit运行差异错误。当检测到一个差异错误时,此信号被置位一个rx_clkout_1g周期。运行差异错误表明不止之前接收到组,可能当前接收到的组也有错误。 |
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led_an | 输出 |
同步到rx_clkout | Clause 37自动协商状态。当自动协商完成时,PCS功能会置位此信号。 |
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led_panel_link | 输出 | 同步到mgmt_clk | 置位时,此信号表明以下行为:
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rx_block_lock | 输出 | 同步到rx_clkout | 置位后,表示模块同步器已建立同步。 | |||||||||||
rx_hi_ber | 输出 | 同步到rx_clkout | 被BER监视器模块置位以表示同步头高误码率大于10-4。 | |||||||||||
rx_is_lockedtodata | 输出 | 异步信号 | 置位后,表示RX通道锁定到输入数据。 | |||||||||||
tx_cal_busy | 输出 | 同步到mgmt_clk | 置位后,表示正在对TX通道进行校准。 | |||||||||||
rx_cal_busy | 输出 | 同步到mgmt_clk | 置位后,表示正在对RX通道进行校准。 | |||||||||||
tx_pcfifo_error_1g | 输出 | N/A | 置位后,表明标准PCS TX相位补偿FIFO是满的或是空的。 | |||||||||||
rx_pcfifo_error_1g | 输出 | N/A | 置位后,表明标准PCS RX相位补偿FIFO是满的或是空的。 | |||||||||||
lcl_rf | 输入 | 同步到xgmii_tx_clk | 置位后,表示远程故障(RF)。MAC将此故障信号发送到其链路搭档。Auto Negotiation Advanced Remote Fault寄存器(0xC2)的bit D13记录此错误。 | |||||||||||
rx_clkslip | 输入 | 异步信号 | 置位后,表示解串器跳过了一个串行比特或者将串行时钟暂停了一个周期以实现字对齐。因此,在时钟滑移(clock slip)操作期间,并行时钟的周期会延长1个单位间隔(UI)。这是一个可选的控制输入信号。 | |||||||||||
rx_data_ready | 输出 | 同步到xgmii_rx_clk | 置位后,表示MAC可以开始向PHY发送数据。 | |||||||||||
rx_latency_adj_10g[15:0] | 输出 | 同步到xgmii_rx_clk | 当您使能1588时,对于10G模式的RX PCS和PMA数据通路,此信号输出XGMII时钟周期(156.25 MHz)中的实时延迟。bits 0到9代表时钟周期的小数部分。bits 10到15代表时钟周期数。 | |||||||||||
tx_latency_adj_10g[15:0] | 输出 | 同步到xgmii_tx_clk | 当您使能1588时,对于10G模式的TX PCS和PMA数据通路,此信号输出XGMII时钟周期(156.25 MHz)中的实时延迟。 bits 0到9代表时钟周期的小数部分。bits 10到15代表时钟周期数。 | |||||||||||
rx_latency_adj_1g[21:0] | 输出 | 同步到gmii_rx_clk | 当您使能1588时,对于1G模式的RX PCS和PMA数据通路,此信号输出GMII时钟周期(125 MHz)中的实时延迟。 bits 0到9代表时钟周期的小数部分。bits 10到21代表时钟周期数。 | |||||||||||
tx_latency_adj_1g[21:0] | 输出 | 同步到gmii_tx_clk | 当您使能1588时,对于1G模式的TX PCS和PMA数据通路,此信号输出GMII时钟周期(125 MHz)中的实时延迟。 bits 0到9代表时钟周期的小数部分。bits 10到21代表时钟周期数。 |