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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计
- 您应该先熟悉Enhanced PCS和PMA体系结构、PLL体系结构和复位控制器。
- 确保已经对工程选择了一个Arria 10 GT器件。
- 选择Tools > IP Catalog > Interface Protocols > Transceiver PHY > Arria 10 Transceiver Native PHY。请参考选择和例化PHY IP内核来了解详细步骤。
- 将VCCR_GXB和VCCT_GXB设置成1.1V。请注意,这些设置会被QSF文件设置(也应该设为1.1V)覆盖。QII确保实际电压符合管脚连接指南和Arria10数据表。
- 在位于Datapath Options下的Transceiver configuration rules列表中选择Basic (Enhanced PCS)。
- 对Arria 10 Transceiver Native PHY Parameter Editor的每个输入使用Transceiver Native PHY IP Parameters Settings for Basic (Enhanced PCS) and Basic with KR FEC中的表格里的参数值作为起始点。或者,您也可以使用Transceiver Native PHY Presets中描述的协议预置。然后,您可以通过修改此设置来满足您的特定要求。
- 要确保数据速率设置成25781.25 Mbps。若要实现更高的数据速率,请使用Enhanced PCS basic模式,并且不要勾选低延迟选项。选择一个CDR参考时钟以匹配您的数据速率。使用相位补偿FIFO模式。
- 确保DFE要从Rx PMA设置中禁用。
- 将Enhanced PCS/PMA接口宽度设为64比特。
- 将FPGA fabric/Enhanced PCS接口宽度设为64比特。
- 您可以使能RX/TX FIFO双宽度模式来创建一个128比特的FPGA架构/PCS接口宽度。
- 点击Finish生成Native PHY IP(这是您的RTL文件)。
图 162. 17.4 Gbps以上数据速率和128比特的FPGA架构/PCS接口宽度的Basic (Enhanced PCS)收发器配置的Native PHY的信号和端口
- 选择Tools > IP Catalog > Basic Functions > Clocks > PLLs and Resets > PLL > Arria 10 Transceiver ATX PLL。请参考例化ATX PLL IP Core来了解详细步骤。
- 使用Parameter Editor配置ATX PLL IP。
- 选择GT时钟输出缓冲器。
- 使能PLL GT时钟输出端口。
- 将PLL输出时钟频率设置成Native PHY IP建议的频率。
图 163. GT Clock Lines使能的ATX PLL IP - 创建一个收发器复位控制器。请参考复位收发器通道来了解关于配置复位IP core的详细信息。
- 连接Native PHY IP core到PLL IP core和复位控制器。
ATX PLL的端口tx_serial_clk_gt代表专用的GT时钟线。将此端口连接到Native PHY IP core的tx_serial_clk0端口。Quartus Prime软件自动使用专用的GT时钟线,而不是x1时钟网络。