3.1.2.2. ATX PLL IP Core

英特尔® Arria® 10收发器PHY用户指南

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日期 3/28/2022

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3.1.2.2. ATX PLL IP Core

表 229. ATX PLL配置选项，参数和设置
参数	范围	说明
Message level for rule violations	Error Warning	指定用于参数违规的消息级别错误—导致所有违规并妨碍IP生成。警告—通过警告显示所有违规并且在违规的情况下允许IP生成。
Protocol mode	Basic PCIe* Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade UPI TX SAS TX	管理VCO的内部设置规则。此参数不是一个preset。您必须设置协议的所有其它参数。
Bandwidth	Low Medium High	指定VCO带宽。较高带宽能减少PLL锁定时间，但会降低抖动抑制效果。
Number of PLL reference clocks	1至5	指定ATX PLL的输入参考时钟数。该参数可用于数据速率重配置。
Selected reference clock source	0至4	指定ATX PLL的初选参考时钟输入。
Primary PLL clock output buffer	GX clock output buffer GT clock output buffer	指定最先有效的PLL输出。如果选择GX，那么开启"Enable PLL GX clock output port"。如果选择GT，那么开启“Enable PLL GT clock output port"。
Enable PLL GX clock output port ⁵²	On/Off	使能用于驱动X1时钟线的GX输出端口。对于小于8.7GHz的PLL输出频率，或者您打算将PLL重配置成一个小于8.7GHz的频率，那么您必须选择此参数。如果在"Primary PLL clock output buffer"中选择了GX，那么要开启此端口。
Enable PCIe clock output port	On/Off	显示用于PCI Express*的`pll_pcie_clk`端口。此端口应连接到`pipe_hclk_input`端口。
Enable ATX to FPLL cascade clock output port	On/Off	使能ATX到FPLL级联时钟输出端口。
Enable fref and clklow port ⁵³	On/Off	使能外部时钟检测器的`fref`和`clklow`端口
PLL output frequency	请参阅英特尔Arria 10器件数据表。	使用此参数来指定PLL的目标输出频率。
PLL integer reference clock frequency	请参阅GUI	选择PLL的输入参考时钟频率。
Multiply factor (M-Counter)	Read only 关于OTN_cascade或SDI_cascade的内容，请参阅GUI。	显示M-计数器值。指定M-计数器值(仅在SDI_cascade或OTN_cascade Protocol模式中)。
Divide factor (N-Counter)	Read only 关于SDI_cascade或OTN_cascade，请参阅GUI。	显示N-计数器值。关于SDI_cascade或OTN_cascade，请参考GUI。
Divide factor (L-Counter)	Read only	显示L-计数器值。
Divide factor（L-Cascade Predivider）	请参阅GUI	指定L-级联预分频器值。对于大于10.46 Ghz的VCO频率时，该值必须为2，对于小于10.46 GHz的VCO频率，该值必须为1。(仅在SDI_cascade或OTN_cascade Protocol模式中)。
Fractional multiply factor (K)	Read only	显示实际的K-计数器值。该参数仅在小数分频模式下可用。

表 230. ATX PLL—主时钟生成模块参数和设置
参数	范围	说明
Include Master Clock Generation Block ⁵⁴	On/Off	使能时，包括一个主CGB作为ATX PLL IP core的一部分。PLL输出驱动Master CGB。这用于x6/xN绑定和非绑定的模式。
Clock division factor	1, 2, 4, 8	生成绑定时钟之前，将主CGB时钟输入分频。
Enable x6/xN non-bonded high-speed clock output port	On/Off	使能用于x6/xN非绑定模式的主CGB串行时钟输出端口。
Enable PCIe clock switch interface	On/Off	使能PCIe时钟切换电路的控制信号。用于PCIe时钟速率切换。
Number of auxiliary MCGB clock input ports	0, 1	辅助输入(auxiliary input)用于实现PCIe Gen3协议。
MCGB input clock frequency	Read only	显示主CGB的输入时钟频率。
MCGB output data rate	Read only	显示主CGB的输出数据速率。
Enable bonding clock output ports	On/Off	使能用于通道绑定的主CGB的`tx_bonding_clocks`输出端口。对于绑定设计，需要开启(ON)此选项。
Enable feedback compensation bonding	On/Off	使用反馈补偿绑定时使能此设置。关于反馈补偿绑定的详细信息，请参阅本文档中PLL反馈补偿绑定部分。
PMA interface width	8, 10, 16, 20, 32, 40, 64	指定PMA-PCS接口宽度。将此值与选择用于Native PHY IP core的PMA接口宽度相匹配。您必须选择一个正确的值以生成Native PHY IP core的绑定时钟。

表 231. ATX PLL—动态重配置
参数	范围	说明
Enable reconfiguration	On/Off	使能PLL重配置接口。使能仿真模型并添加用于重配置的 Avalon® 兼容端口。
Enable Native PHY Debug Master Endpoint	On/Off	开启此选项时，Transceiver PLL IP core会包含一个从内部连接到Avalon存储器映射接口从接口以实现动态重配置的嵌入式Native PHY Debug Master Endpoint (NPDME)。NPDME可访问收发器的重配置空间。它还可使用System Console通过JTAG执行某些测试和调试功能。请参阅重配置接口和动态重配置章节来了解更多详细信息。
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE	On/Off	使能时，`reconfig_waitrequest`不会通过PreSICE显示Avalon存储器映射接口仲裁的状态。Avalon存储器映射接口仲裁状态会反映在一个软状态寄存器比特中。(仅在使能"Enable control and status registers feature"时可用)。
Enable capability registers	On/Off	使能功能(capability)寄存器，此寄存器提供了关于ATX PLL的配置的高级信息。
Set user-defined IP identifier	用户定义	设置一个用户定义的数字标识符，当功能(capability)寄存器使能时，可以从`user_identifier`偏移读取该标识符。
Enable control and status registers	On/Off	使能软核寄存器，通过嵌入式调试逻辑在PLL接口上读取状态信号和写入控制信号。
Configuration file prefix		输入要生成的配置文件的前缀名称。
Generate SystemVerilog package file	On/Off	生成一个SystemVerilog封装文件，其中包含PLL使用的所有相关参数。
Generate C header file	On/Off	生成一个C头文件，其中包含PLL使用的所有相关参数。
Enable multiple reconfiguration profiles	On/Off	使能要存储的多个配置profile。
Enable embedded reconfiguration streamer	On/Off	使能嵌入式重配置streamer，自动执行多个预定义配置profile之间动态重配置进程。
Generate reduced reconfiguration files	On/Off	使能时，IP生成重配置报告文件，此文件仅包含多个重配置profile之间的设置差异。
Number of reconfiguration profiles	1 to 8	指定重配置profile的数量
Store current configuration to profile	0 to 7	指定单击相应操作按钮时要修改的配置文件(存储、加载、清除或刷新)。
Generate MIF (Memory Initialize File)	On/Off	生成一个包含当前配置的MIF文件。将此选项用于重配置，以便在不同的PLL配置之间进行切换。

表 232. ATX PLL—生成选项
参数	范围	说明
Generate parameter documentation file	On/Off	生成一个.csv文件，其中包括ATX PLL IP core参数和值的说明。

表 233. ATX PLL IP Core端口
端口	方向	时钟域	说明
pll_powerdown	输入	Asynchronous(异步)	置位为高电平时复位PLL。需要连接到一个动态控制的信号(如果使用此英特尔 FPGA IP，那么连接到Transceiver PHY Reset Controller pll_powerdown输出)。
pll_refclk0	输入	N/A	参考时钟输入端口0。总共有5个参考时钟输入端口。可用的参考时钟端口数取决于Number of PLL reference clocks参数。
pll_refclk1	输入	N/A	参考时钟输入端口1。
pll_refclk2	输入	N/A	参考时钟输入端口2。
pll_refclk3	输入	N/A	参考时钟输入端口3。
pll_refclk4	输入	N/A	参考时钟输入端口4。
tx_serial_clk	输出	N/A	GX通道的高速串行时钟输出端口。代表x1时钟网络。
tx_serial_clk_gt	输出	N/A	GT通道的高速串行时钟输出端口。代表GT时钟网络。
pll_locked	输出	Asynchronous(异步)	高电平有效状态信号，表明PLL是否被锁定。
pll_pcie_clk	输出	N/A	用于PCIe。⁵⁵
reconfig_clk0	输入	N/A	可选的 Avalon® 接口时钟。用于PLL重配置。只有在PLL IP Core GUI中选择了Enable Reconfiguration参数时才会出现重配置端口。当没有选择此参数时，这些端口在内部被设置为OFF。
reconfig_reset0	输入	reconfig_clk0	用于复位 Avalon® 接口。异步到置位和同步到置低。
reconfig_write0	输入	reconfig_clk0	高电平有效写使能信号。
reconfig_read0	输入	reconfig_clk0	高电平有效读使能信号。
reconfig_address0[9:0]	输入	reconfig_clk0	10-bit地址总线，用于指定要被访问的地址，以进行读和写操作。
reconfig_writedata0[31:0]	输入	reconfig_clk0	32-bit数据总线。承载对指定地址的写数据。
reconfig_readdata0[31:0]	输出	reconfig_clk0	32-bit数据总线。承载从指定地址的读数据。
reconfig_waitrequest0	输出	reconfig_clk0	当 Avalon® 接口信号忙(busy)时进行指示。置位时，所有输入必须保持不变。
pll_cal_busy	输出	异步	状态信号，当PLL校准进行时，信号被置为高电平。在连接至复位控制器IP之前，将此信号与`tx_cal_busy`端口进行OR(逻辑或操作)。
mcgb_rst	输入	异步	主CGB复位控制。在`pll_powerdown`的同时置低此复位。
mcgb_aux_clk0	输入	N/A	用于PCIe实现，以便在链路速度协商期间在fPLL和ATX PLL之间进行切换。
tx_bonding_clocks[5:0]	输入	N/A	可选的6-bit总线，承载主CGB的低速并行时钟输出。一个绑定组中的每个收发器通道都有这条6-bit总线。用于通道绑定，代表x6/xN时钟网络。
mcgb_serial_clk	输出	N/A	x6/xN非绑定配置的高速串行时钟输出。
pcie_sw[1:0]	输入	异步	用于PCIe协议实现的2-bit速率切换控制输入。
pcie_sw_done[1:0]	输出	Asynchronous(异步)	用于PCIe协议实现的2-bit速率切换状态输出。
atx_to_fpll_cascade_clk	输出	N/A	ATX PLL输出时钟用于驱动fPLL参考时钟输入(仅在SDI_cascade或OTN_cascade协议模式下可用)。
ext_lock_detect_clklow ⁵⁶	输出	N/A	用于外部时钟检测的`Clklow`输出。通过选择Enable clklow 和fref port可以显示此端口。
ext_lock_detect_fref ⁵⁶	输出	N/A	用于外部时钟检测的fref输出。通过选择Enable clklow 和fref port可以显示此端口。

⁵² 您可以同时使能GX时钟输出端口和GT时钟输出端口。但是，只有一个端口可以在任何给定的时间运行。您可以使用PLL重配置在两个端口之间进行切换。

⁵³ 仅可通过英特尔外部软件时钟检测逻辑来使用fPLL fref和clklow信号。

⁵⁴ 对绑定应用手动使能MCGB。

⁵⁵ 在PCIe应用中将此时钟连接到hclk。

⁵⁶ fPLL fref和clklow信号仅应该与英特尔外部软核时钟检测逻辑一起使用。

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