仅对英特尔可见 — GUID: nik1398707034712
Ixiasoft
仅对英特尔可见 — GUID: nik1398707034712
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3.1.4.2. CMU PLL IP Core
参数 | 范围 | 说明 |
---|---|---|
Message level for rule violations |
Error Warning |
指定参数违规的消息等级。.
|
Bandwidth |
Low Medium High |
指定VCO带宽。 较高带宽能减少PLL锁定时间,但会降低抖动抑制效果。 |
Number of PLL reference clocks |
1 to 5 |
指定CMU PLL的输入参考时钟数。 使用此参数进行数据速率重配置。 |
Selected reference clock source |
0 to 4 |
指定CMU PLL的初始选择的参考时钟输入。 |
TX PLL Protocol mode |
BASIC PCIe* |
此参数管理正确协议特定的设置的规则。PLL的某些功能仅适用于指定的协议配置规则。此参数不是一个预置(preset)。 您必须对您的协议设置所有其他参数。 |
PLL reference clock frequency |
请参考GUI |
选择PLL的输入参考时钟频率。 |
PLL output frequency |
请参考GUI |
指定PLL的目标输出频率。 |
Multiply factor (M-Counter) |
只读 |
显示M乘法器的值。 |
Divide factor (N-Counter) |
只读 |
显示N计数器的值。 |
Divide factor (L-Counter) |
只读 |
显示L-计数器的值。 |
参数 | 范围 | 说明 |
---|---|---|
Enable dynamic reconfiguration |
On/Off |
使能PLL重配置接口。使能仿真模型并且添加更多的端口用于重配置。 |
Enable Native PHY Debug Master Endpoint |
On/Off |
开启(On)此选项时,Transceiver PLL IP core会包含一个从内部连接到Avalon存储器映射接口从接口以实现动态重配置的嵌入式Native PHY Debug Master Endpoint (NPDME)。NPDME可访问收发器的重配置空间。它还可使用System Console通过JTAG执行某些测试和调试功能。请参阅重配置接口和动态重配置章节来了解更多详细信息。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
使能时,reconfig_waitrequest不会通过PreSICE显示Avalon存储器映射接口仲裁的状态。Avalon存储器映射接口仲裁状态会反映在一个软状态寄存器比特中。(仅在使能"Enable control and status registers feature"时可用)。 |
Enable capability registers |
On/Off |
使能功能(capability)寄存器,此寄存器提供了关于CMU PLL的配置的高级信息。 |
Set user-defined IP identifier |
设置一个用户定义的数字标识符,当功能(capability)寄存器使能时,可以从user_identifier偏移读取该标识符。 |
|
Enable control and status registers |
On/Off |
使能软核寄存器,以便通过嵌入式调试逻辑在PLL接口上读取状态信号和写入控制信号。 |
Configuration file prefix |
为要生成的配置文件输入前缀名称。 |
|
Generate SystemVerilog package file |
On/Off |
生成一个SystemVerilog封装文件,其中包含PLL使用的所有相关参数。 |
Generate C header file |
On/Off |
生成一个C头文件,其中包含PLL使用的所有相关参数。 |
Generate MIF (Memory Initialize File) |
On/Off |
生成一个包含当前配置的MIF文件。 将此选项用于重配置,以便在不同的PLL配置之间进行切换。 |
参数 | 范围 | 说明 |
---|---|---|
Generate parameter documentation file |
On/Off |
生成一个.csv文件,其中包含全部CMU PLL参数和值的描述。 |
端口 | 范围 | 时钟域 | 说明 |
---|---|---|---|
pll_powerdown |
输入 |
异步 |
当置位为高电平时,复位PLL。 |
pll_refclk0 |
输入 |
N/A |
参考时钟输入端口0。 有5个参考时钟输入端口。可用的参考时钟端口数取决于Number of PLL reference clocks参数。 |
pll_refclk1 |
输入 |
N/A |
参考时钟输入端口1。 |
pll_refclk2 |
输入 |
N/A |
参考时钟输入端口2。 |
pll_refclk3 |
输入 |
N/A |
参考时钟输入端口3。 |
pll_refclk4 |
输入 |
N/A |
参考时钟输入端口4。 |
tx_serial_clk |
输出 |
N/A |
GX通道的高速串行时钟输出端口。代表x1时钟网络。 |
pll_locked |
输出 |
异步 |
高电平有效状态信号,表明PLL是否被锁定。 |
reconfig_clk0 |
输入 |
N/A |
可选的 Avalon® 接口时钟。用于PLL重配置。只有在PLL IP Core GUI中选择了Enable Reconfiguration参数时才会出现重配置端口。当没有选择此参数时,这些端口在内部被设置为OFF。 |
reconfig_reset0 |
输入 |
reconfig_clk0 |
用于复位 Avalon® 接口。异步到置位和同步到置低。 |
reconfig_write0 |
输入 |
reconfig_clk0 |
高电平有效写使能信号。 |
reconfig_read0 |
输入 |
reconfig_clk0 |
高电平有效读使能信号。 |
reconfig_address0 [9:0] |
输入 |
reconfig_clk0 |
10-bit地址总线,用于指定要被访问的地址,以进行读和写操作。 |
reconfig_writedata0[31:0] |
输入 |
reconfig_clk0 |
32-bit数据总线。承载对指定地址的写数据。 |
reconfig_readdata0[31:0] |
输出 |
reconfig_clk0 |
32-bit数据总线。承载从指定地址的读数据。 |
reconfig_waitrequest0 |
输出 |
reconfig_clk0 |
当 Avalon® 接口信号忙(busy)时进行指示。置位时,所有输入必须保持不变。 |
pll_cal_busy |
输出 |
异步 |
状态信号,当进行PLL校准时被置为高电平。 对此信号和复位控制器IP上的tx_cal_busy端口执行逻辑OR。 |