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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.4.7.4. Arria 10 GMII PCS寄存器
地址 | 比特 | R/W | 名称 | 说明 |
---|---|---|---|---|
0x490 | 9 | RW | RESTART_AUTO_ NEGOTIATION | 此比特设为1将重开始Clause 37自动协商(AN)序列。对于正常操作,将此比特设为默认值0。此比特自清零。 |
12 | RW | AUTO_NEGOTIATION_ ENABLE | 此比特设为1将使能Clause 37 AN。默认值是1。 | |
15 | RW | Reset | 此比特设为1将生成一个同步复位脉冲,复位所有的PCS状态机、逗号检测功能和8B/10B编码器和解码器。对于正常操作,此比特设为0。此比特自清零。 | |
0x491 | 2 | R | LINK_STATUS | 值为1表示正在运行一个有效链路。值为0表示一个无效链路。如果链路同步丢失,那么此比特是0。 |
3 | R | AUTO_NEGOTIATION_ ABILITY | 值为1表示PCS功能支持Clause 37 AN。 | |
5 | R | AUTO_NEGOTIATION_ COMPLETE | 值为1表示下面状态:
|
|
0x494 (1000BASE-X mode) | 5 | RW | FD | 为本地器件使能全双工模式。设置为1以支持全双工。 |
6 | RW | HD | 为本地器件使能半双工模式。设置为1以支持半双工。对于KR PHY IP,此比特应该始终设置为0。 | |
8:7 | RW | PS2,PS1 | 对本地器件的暂停支持。对于PS1/PS2,下面的编码定义为:
|
|
13:12 | RW | RF2,RF1 | 本地器件的远程故障条件。对于RF1/RF2,下面编码定义为:
|
|
14 | R0 | ACK | 对本地器件的接收确认(Acknowledge)。值为1表明器件已经从其链路搭档接收到三个连续的匹配功能值。 | |
15 | RW | NP | 下一页(next page)。在器件功能寄存器中,此比特始终设置为0。 | |
0x495 (1000BASE-X mode) | 5 | R | FD | 对链路搭档使能全双工模式。由于仅支持全双工,所以此比特必须为1。 |
6 | R | HD | 对链路搭档使能半双工模式。值1表明支持半双工。由于不支持半双工,所以此比特必须为0。 | |
8:7 | R | PS2,PS1 | 对链路搭档指定暂停支持。对于PS1/PS2,下面编码定义为:
|
|
13:12 | R | RF2,RF1 | 链路搭档的远程故障条件。对于RF1/RF2,下面编码定义为:
|
|
14 | R | ACK | 对链路搭档的接收确认(Acknowledge)。值为1表明器件已经从其链路搭档接收到三个连续的匹配功能值。 | |
15 | R | NP | 下一页(next page)。在链路搭档寄存器中。当设置为0时,链路搭档有一个要发送的Next Page。当设置为1时,链路搭档没有Next Page。在AN中不支持Next Page。 | |
0x494 (SGMII mode) | 14 | RO | ACK | 本地器件接收确认(Acknowledge)。IEEE 802.3z standard中指定了此值。 |
0x495 (SGMII mode) | 11:10 | RO | Speed[1:0] | 链路搭档速度:
|
12 | RO | COPPER_DUPLEX_STATUS | 链路搭档功能:
注: PHY IP Core不支持半双工操作,因为在 1G/10G PHY IP core的SGMII模式下不支持半双工操作。
|
|
14 | RO | ACK | 链路搭档接收确认(Acknowledge)。IEEE 802.3z standard中指定了此值。 |
|
15 | RO | COPPER_LINK_STATUS | 链路搭档状态:
|
|
0x496 | 0 | R | LINK_PARTNER_AUTO_NEGOTIATION_ABLE | 设置为1时,表示链路搭档支持AN。默认值为0。 |
1 | R | PAGE_RECEIVE | 值为1表明已经接收到一个新页,在搭档功能寄存器中具有新的搭档功能。当系统管理代理程序进行读访问时,默认值为0。 | |
0x4A2 | 15:0 | RW | Link timer[15:0] | 21-bit自动协商链路计时器的低阶16比特。每个计时器步进对应于8 ns (假设一个125 MHz时钟)。总计时器对应于16 ms。对于硬件模式,复位值将计时器设置为10 ms,对于仿真模式,复位值将计时器设置为10 us。 |
0x4A3 | 4:0 | RW | Link timer[20:16] | 21-bit自动协商链路计时器的高阶5比特 |
0x4A4 | 0 | RW | SGMII_ENA | 决定PCS功能操作模式。此比特设为1b'1将使能SGMII模式。此比特设为1b'0将使能1000BASE-X千兆模式。 |
1 | RW | USE_SGMII_AN | 在SGMII模式下,将此比特设为1b'1会导致在自动协商期间通过链路搭档配置PC。如果此比特设置为1b'0,则应该使用SGMII_SPEED和SGMII_DUPLEX比特配置PCS功能。 |
|
3:2 | RW | SGMII_SPEED | SGMII速度。当PCS运行在SGMII模式下时 (SGMII_ENA = 1),而且没有配置成自动配置(USE_SGMII_AN = 0),下面编码指定的速度是:
当SGMII_ENA = 0或者USE_SGMII_AN = 1时,不使用这些比特。 |
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4 | RW | SGMII half-duplex | 设为1时,使能10/100 Mbps速度的半双工模式。当SGMII_ENA = 0或者USE_SGMII_AN = 1时此比特被忽略。仅当使能SGMII模式,而不是clause-37自动协商模式时,这些比特才有效。 |