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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.11.2.2. fPLL参考时钟切换
您可以在fPLL实例上使用重配置接口来指定哪个参考时钟源驱动fPLL。fPLL支持同步(clocking)高达五个不同的参考时钟源。 在不同的参考时钟源之间进行选择的流程与在重配置接口中指定的发送器PLL的数量无关。
在执行参考时钟切换前,请确保fPLL实例定义多个参考时钟源。 在fPLL参数化过程中请在PLL选项卡上指定Number of PLL reference clocks参数。
下表显示了fPLL参考时钟输入之间进行切换的地址和比特。显示的pll_refclk端口的数量因您指定的参考时钟的数量而异。对于此操作,请使用fPLL重配置接口。
收发器fPLL端口 | 说明 | 地址 | 比特 |
---|---|---|---|
pll_refclk0 | 代表MUX_0的逻辑refclk0。查找寄存器(lookup register) x117[7:0]存储从逻辑refclk0到MUX_0的物理refclk的映射。 | 0x117 (查找寄存器) | [7:0] |
pll_refclk1 | 代表 MUX_0的逻辑refclk1。查找寄存器x118[7:0]存储从逻辑refclk1到MUX_0的物理refclk的映射。 | 0x118 (查找寄存器) | [7:0] |
pll_refclk2 | 代表MUX_0的逻辑refclk2。查找寄存器x119[7:0]存储从逻辑refclk2到MUX_0的物理refclk的映射。 | 0x119 (查找寄存器) | [7:0] |
pll_refclk3 | 代表MUX_0的逻辑refclk3。查找寄存器x11A[7:0]存储从逻辑refclk3到MUX_0的物理refclk的映射。 | 0x11A (查找寄存器) | [7:0] |
pll_refclk4 | 代表MUX_0的逻辑refclk4。查找寄存器x11B[7:0]存储从逻辑refclk4到MUX_0的物理refclk的映射。 | 0x11B (查找寄存器) | [7:0] |
N/A | fPLL refclk selection MUX_0。 |
0x114 | [7:0] |
pll_refclk0 | 代表MUX_1的逻辑refclk0。查找寄存器x11D[7:0]存储从逻辑refclk0到MUX_1的物理refclk的映射。 | 0x11D (查找寄存器) | [7:0] |
pll_refclk1 | 代表MUX_1的逻辑refclk1。查找寄存器x11E[7:0]存储从逻辑refclk1到MUX_1的物理refclk的映射。 | 0x11E (查找寄存器) | [7:0] |
pll_refclk2 | 代表MUX_1的逻辑refclk2。查找寄存器x11F[7:0]存储从逻辑refclk2到MUX_1的物理refclk的映射。 | 0x11F (查找寄存器) | [7:0] |
pll_refclk3 | 代表MUX_1的逻辑refclk3。查找寄存器x120[7:0]存储从逻辑refclk3到MUX_1的物理refclk的映射。 | 0x120 (查找寄存器) | [7:0] |
pll_refclk4 | 代表MUX_1的逻辑refclk4。查找寄存器x121[7:0]存储从逻辑refclk4到MUX_1的物理refclk的映射。 | 0x121 (查找寄存器) | [7:0] |
N/A | fPLL refclk selection MUX_1。 | 0x11C | [7:0] |
在执行参考时钟切换时,请指定逻辑参考时钟,以及替换时钟的相应地址和比特。请遵照下面的过程切换到所选的参考时钟:
- 执行执行动态重配置的步骤中的步骤1到7的必要步骤。
- 从MUX 0的查找寄存器读取并保存所需的8-bit码型。例如:切换到逻辑refclk3需要使用查找寄存器0x11A上的bits[7:0]。
- 使用从查找寄存器中获得的8-bit值对地址0x114的bits [7:0]执行一个read-modify-write操作。
- 从MUX 1的查找寄存器读取并保存所需的8-bit码型。例如:切换到逻辑refclk3需要使用查找寄存器0x120上的bits[7:0]。
- 使用从查找寄存器中获得的8-bit值对地址0x11C的bits [7:0]执行一个read-modify-write操作。
- 执行执行动态重配置的步骤中的步骤9到12的必要步骤。
示例1:
从pll_refclk0切换到pll_refclk1,您需要对MUX_0和MUX_1的fPLL refclk选择进行read-modify-write操作:
- 修改MUX_0值:
- 从0x118[7:0]读取
- 将0x118 [7:0]的值写入到0x114 [7:0]
- 修改MUX_1值:
- 从0x11E [7:0]读取
- 将0x11E [7:0]读取的值写入到0x11C [7:0]
示例2:
从pll_refclk2切换到pll_refclk3,您需要对MUX_0和MUX_1的fPLL refclk选择进行read-modify-write操作:
- 修改MUX_0值:
- 从0x11A [7:0]读取
- 将0x11A [7:0]读取的值写入到0x114 [7:0]
- 修改MUX_1值:
- 从0x120 [7:0]读取
- 将0x120 [7:0]读取的值写入到0x11C [7:0]
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