英特尔® Arria® 10收发器PHY用户指南

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ID 683617
日期 3/28/2022
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文档目录
文档目录 x
1. Arria® 10 收发器PHY概述 2. 实现Arria 10收发器中的协议 3. PLL和时钟网络 4. 复位收发器通道 5. Arria 10收发器PHY体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 调试收发器工具套件
1. Arria® 10 收发器PHY概述 x
1.1. 器件收发器布局 1.2. 收发器PHY体系结构概述 1.3. 校准 1.4. 英特尔Arria 10收发器PHY概述修订历史
1.1. 器件收发器布局 x
1.1.1. Arria® 10 GX器件收发器布局 1.1.2. 英特尔Arria 10 GT器件收发器布局 1.1.3. Arria® 10 GX和GT器件的封装详情 1.1.4. Arria® 10 SX器件收发器的布局 1.1.5. Arria® 10 SX器件的封装详情
1.2. 收发器PHY体系结构概述 x
1.2.1. 收发器Bank的体系结构 1.2.2. PHY层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块(CGB)
1.2.2. PHY层收发器组件 x
1.2.2.1. GX收发器通道 1.2.2.2. GT收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送(ATX) PLL 1.2.3.2. 小数分频PLL (fPLL) 1.2.3.3. 通道PLL (CMU/CDR PLL)
2. 实现Arria 10收发器中的协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Arria® 10 收发器协议和PHY IP支持 2.4. 使用 Arria® 10 收发器Native PHY IP内核 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. 其它协议 2.10. 仿真收发器Native PHY IP Core 2.11. 在英特尔Arria 10收发器中实现协议的修订历史
2.2. 收发器设计流程 x
2.2.1. 选择和例化PHY IP内核 2.2.2. 配置PHY IP内核 2.2.3. 生成PHY IP内核 2.2.4. 选择PLL IP内核 2.2.5. 配置PLL IP内核 2.2.6. 生成PLL IP内核 2.2.7. 复位控制器 2.2.8. 创建重配置逻辑 2.2.9. 连接PHY IP到PLL IP内核和复位控制器 2.2.10. 连接数据通路 2.2.11. 进行模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计的功能性
2.4. 使用 Arria® 10 收发器Native PHY IP内核 x
2.4.1. 预置(Preset) 2.4.2. 常规参数和数据通路参数 2.4.3. PMA参数 2.4.4. Enhanced PCS参数 2.4.5. Standard PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. Enhanced PCS端口 2.4.10. Standard PCS端口 2.4.11. IP内核文件位置 2.4.12. 未使用的收发器RX通道 2.4.13. 不支持的特性
2.4.9. Enhanced PCS端口 x
2.4.9.1. Enhanced PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和成帧层控制字 2.5.2. Interlaken配置时钟和绑定 2.5.3. 如何在Arria 10收发器中实现Interlaken 2.5.4. 设计实例 2.5.5. Interlaken的Native PHY IP参数设置
2.5.2. Interlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定方案 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定 2.5.2.2.2. RX多通道FIFO去偏斜状态机
2.6. Ethernet x
2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2 2.6.2. 10GBASE-R，10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant) 2.6.3. 10GBASE-KR PHY IP Core 2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core 2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core 2.6.6. XAUI PHY IP Core 2.6.7. 缩略语
2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2 x
2.6.1.1. GbE，GbE with IEEE 1588v2的8B/10B编码 2.6.1.2. GbE，GbE with IEEE 1588v2的字对齐 2.6.1.3. GbE，GbE with IEEE 1588v2的8B/10B解码 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Arria® 10 收发器中实现GbE，GbE with IEEE 1588v2 2.6.1.6. GbE和GbE with IEEE 1588v2的Native PHY IP参数设置
2.6.1.1. GbE，GbE with IEEE 1588v2的8B/10B编码 x
2.6.1.1.1. GbE，GbE with IEEE 1588v2中的8B/10B编码器的复位条件
2.6.2. 10GBASE-R，10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant) x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R 2.6.2.3. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和10GBASE-R with IEEE 1588v2收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.6.3. 10GBASE-KR PHY IP Core x
2.6.3.1. 10GBASE-KR PHY发布信息 2.6.3.2. 10GBASE-KR PHY的性能和资源使用情况 2.6.3.3. 10GBASE-KR功能说明 2.6.3.4. 参数化10GBASE-KR PHY 2.6.3.5. 10GBASE-KR PHY接口 2.6.3.6. Avalon存储器映射接口寄存器 2.6.3.7. 创建10GBASE-KR设计 2.6.3.8. 设计示例 2.6.3.9. 仿真支持
2.6.3.4. 参数化10GBASE-KR PHY x
2.6.3.4.1. 常规选项(General Options) 2.6.3.4.2. 10GBASE-R参数 2.6.3.4.3. 10GBASE-KR自动协商和链路训练参数 2.6.3.4.4. 10GBASE-KR可选参数 2.6.3.4.5. 速度检测参数
2.6.3.5. 10GBASE-KR PHY接口 x
2.6.3.5.1. 时钟和复位接口 2.6.3.5.2. 数据接口 2.6.3.5.3. 到标准SDR XGMII数据的XGMII映射 2.6.3.5.4. 串行数据接口 2.6.3.5.5. 控制和状态接口 2.6.3.5.6. 动态重配置接口
2.6.3.6. Avalon存储器映射接口寄存器 x
2.6.3.6.1. 10GBASE-KR PHY寄存器定义 2.6.3.6.2. 硬核收发器PHY寄存器 2.6.3.6.3. Enhanced PCS寄存器 2.6.3.6.4. PMA寄存器
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core x
2.6.4.1. 1G/10GbE PHY发布信息 2.6.4.2. 1G/10GbE PHY的性能和资源使用情况 2.6.4.3. 1G/10GbE PHY功能描述 2.6.4.4. 时钟和复位接口 2.6.4.5. 参数化1G/10GbE PHY 2.6.4.6. 1G/10GbE PHY接口 2.6.4.7. Avalon存储器映射接口寄存器 2.6.4.8. 创建一个1G/10GbE设计 2.6.4.9. 设计指南 2.6.4.10. 通道布局指南 2.6.4.11. 设计示例 2.6.4.12. 仿真支持 2.6.4.13. TimeQuest时序约束
2.6.4.5. 参数化1G/10GbE PHY x
2.6.4.5.1. 常规选项(General Options) 2.6.4.5.2. 10GBASE-R参数 2.6.4.5.3. 10M/100M/1Gb Ethernet参数 2.6.4.5.4. 速度检测参数 2.6.4.5.5. PHY模拟参数
2.6.4.6. 1G/10GbE PHY接口 x
2.6.4.6.1. 时钟和复位接口 2.6.4.6.2. 数据接口 2.6.4.6.3. 到标准SDR XGMII数据的XGMII映射 2.6.4.6.4. GMII接口 2.6.4.6.5. 串行数据接口 2.6.4.6.6. 控制和状态接口 2.6.4.6.7. MII 2.6.4.6.8. 动态重配置接口
2.6.4.7. Avalon存储器映射接口寄存器 x
2.6.4.7.1. 1G/10GbE寄存器定义 2.6.4.7.2. 硬核收发器PHY寄存器 2.6.4.7.3. Enhanced PCS寄存器 2.6.4.7.4. Arria 10 GMII PCS寄存器 2.6.4.7.5. PMA寄存器 2.6.4.7.6. 速度切换汇总
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core x
2.6.5.1. 关于1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core 2.6.5.2. 使用IP Core 2.6.5.3. 功能描述 2.6.5.4. 配置寄存器 2.6.5.5. 接口信号
2.6.5.1. 关于1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core x
2.6.5.1.1. 功能特性 2.6.5.1.2. 发布信息 2.6.5.1.3. 器件系列支持 2.6.5.1.4. 资源使用
2.6.5.2. 使用IP Core x
2.6.5.2.1. 参数设置
2.6.5.3. 功能描述 x
2.6.5.3.1. 时钟和复位顺序 2.6.5.3.2. 时序约束(Timing Constraints) 2.6.5.3.3. 切换操作速度
2.6.5.4. 配置寄存器 x
2.6.5.4.1. 寄存器映射 2.6.5.4.2. 配置寄存器
2.6.5.5. 接口信号 x
2.6.5.5.1. 时钟和复位信号 2.6.5.5.2. 操作模式和速度信号 2.6.5.5.3. GMII信号 2.6.5.5.4. XGMII信号 2.6.5.5.5. 状态信号 2.6.5.5.6. 串行接口信号 2.6.5.5.7. 收发器状态和重配置信号 2.6.5.5.8. Avalon存储器映射接口信号
2.6.6. XAUI PHY IP Core x
2.6.6.1. XAUI配置中的收发器数据路径 2.6.6.2. XAUI支持的特性 2.6.6.3. XAUI PHY发布信息 2.6.6.4. XAUI PHY器件系列支持 2.6.6.5. XAUI配置中的收发器时钟和通道布局指南 2.6.6.6. XAUI PHY性能和资源使用情况 2.6.6.7. 参数化XAUI PHY 2.6.6.8. XAUI PHY端口 2.6.6.9. XAUI PHY接口 2.6.6.10. XAUI PHY寄存器接口和寄存器说明 2.6.6.11. XAUI PHY Timing Analyzer SDC约束
2.6.6.7. 参数化XAUI PHY x
2.6.6.7.1. XAUI PHY常规参数 2.6.6.7.2. XAUI PHY高级选项参数
2.6.6.9. XAUI PHY接口 x
2.6.6.9.1. SDR XGMII TX接口 2.6.6.9.2. SDR XGMII RX接口 2.6.6.9.3. 收发器串行数据接口 2.6.6.9.4. XAUI PHY时钟、复位和断电(powerdown)接口 2.6.6.9.5. XAUI PHY PMA通道控制器接口 2.6.6.9.6. XAUI PHY可选的PMA控制和状态接口
2.7. PCI Express* (PIPE) x
2.7.1. PIPE的收发器通道数据路径 2.7.2. 受支持的PIPE特性 2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. PIPE的fPLL IP Core参数设置 2.7.7. PIPE的ATX PLL IP Core参数设置 2.7.8. PIPE的Native PHY IP端口 2.7.9. PIPE的fPLL端口 2.7.10. PIPE的ATX PLL端口 2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis) 2.7.12. 如何对PIPE配置布局通道 2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡 2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.7.2. 受支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性 2.7.2.2. Gen3特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)与Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe*反向并行环回
2.7.2.2. Gen3特性 x
2.7.2.2.1. 自动速度协商 2.7.2.2.2. 速率切换 2.7.2.2.3. Gen3发送器电路空闲生成 2.7.2.2.4. Gen3时钟补偿 2.7.2.2.5. Gen3电源状态管理 2.7.2.2.6. CDR控制 2.7.2.2.7. 齿轮箱(Gearbox)
2.7.12. 如何对PIPE配置布局通道 x
2.7.12.1. 绑定配置中的主通道
2.8. CPRI x
2.8.1. CPRI的收发器通道数据路径和时钟 2.8.2. CPRI的支持特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Arria® 10 收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. CPRI的收发器通道数据路径和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商
2.8.2. CPRI的支持特性 x
2.8.2.1. CPRI的确定性延迟模式下的字对齐器
2.8.2.1. CPRI的确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其它协议 x
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 2.9.3. 实现Arria 10 GT通道的设计考量 2.9.4. 如何实现PCS Direct Transceiver Configuration Rule (PCS Direct收发器配置规则)
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 x
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则 2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟 2.9.1.4. Enhanced PCS FIFO操作 2.9.1.5. TX Data Bitslip(TX数据比特滑移) 2.9.1.6. TX数据极性反转 2.9.1.7. RX Data Bitslip(RX数据比特滑移) 2.9.1.8. RX数据极性反转
2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 x
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode) 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转 2.9.2.6. RX字节反转 2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO 2.9.2.8. 速率匹配FIFO基本(双宽度)模式 2.9.2.9. 8B/10B编码器和解码器 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在基本模式下使能低延时 2.9.2.12. TX比特滑移(TX Bit Slip) 2.9.2.13. TX极性倒转 2.9.2.14. TX比特反转(TX Bit Reversal) 2.9.2.15. TX字节反转 2.9.2.16. 如何在 Arria® 10 收发器中实现Basic，Basic with Rate Match收发器配置规则 2.9.2.17. Basic，Basic with Rate Match配置的Native PHY IP参数设置
2.9.3. 实现Arria 10 GT通道的设计考量 x
2.9.3.1. 收发器PHY IP 2.9.3.2. PLL和GT收发器通道时钟线 2.9.3.3. 复位控制器 2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计 2.9.3.5. Arria 10 GT通道使用
2.10. 仿真收发器Native PHY IP Core x
2.10.1. NativeLink仿真流程 2.10.2. Scripting IP仿真 2.10.3. 定制仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim*仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim* RTL仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. Scripting IP仿真 x
2.10.2.1. 生成一个组合的仿真器设置脚本
2.10.3. 定制仿真流程 x
2.10.3.1. 如何使用仿真库编译器 2.10.3.2. 定制仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA架构-收发器接口时钟 3.6. 发送器数据路径接口时钟 3.7. 接收器数据路径接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定(Channel Bonding) 3.10. PLL反馈和级联时钟网络 3.11. 使用PLL和时钟网络 3.12. PLL和时钟网络修订历史
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时的发送PLL间距指南 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. 例化ATX PLL IP Core 3.1.2.2. ATX PLL IP Core
3.1.3. fPLL x
3.1.3.1. 例化fPLL IP Core 3.1.3.2. fPLL IP Core
3.1.4. CMU PLL x
3.1.4.1. 例化CMU PLL IP Core 3.1.4.2. CMU PLL IP Core
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的全局时钟或内核时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN时钟线 3.3.4. GT时钟线
3.9. 通道绑定(Channel Bonding) x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. PCS绑定通道的布局限制 3.9.4. 选择通道绑定方案 3.9.5. 偏斜计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. 使用PLL和时钟网络 x
3.11.1. 非绑定配置(Non-bonded Configurations) 3.11.2. 绑定配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配示例 3.11.5. 时序收敛建议
3.11.1. 非绑定配置(Non-bonded Configurations) x
3.11.1.1. 实现单通道x1非绑定配置 3.11.1.2. 实现多通道x1非绑定配置 3.11.1.3. 实现多通道xN非绑定配置
3.11.2. 绑定配置 x
3.11.2.1. 实现x6/xN绑定模式 3.11.2.2. 实现PLL反馈补偿绑定模式
4. 复位收发器通道 x
4.1. 何时需要复位？ 4.2. 收发器PHY实现 4.3. 如何进行复位？ 4.4. 使用Transceiver PHY Reset Controller 4.5. 使用一个用户编码的复位控制器 4.6. 合并状态或PLL锁定信号 4.7. Bonded PCS和PMA通道的时序约束 4.8. 复位收发器通道修订历史
4.3. 如何进行复位？ x
4.3.1. 模型1: 默认模型(Model 1: Default Model) 4.3.2. 模型2: 确认模型(Model 2: Acknowledgment Model) 4.3.3. 受复位(reset)和断电(powerdown)信号影响的收发器模块
4.3.1. 模型1: 默认模型(Model 1: Default Model) x
4.3.1.1. 所建议的复位序列 4.3.1.2. 器件操作期间复位发送器 4.3.1.3. 器件操作期间复位接收器 4.3.1.4. 器件操作期间复位收发器 4.3.1.5. 使用默认模型进行通道的动态重配置
4.3.2. 模型2: 确认模型(Model 2: Acknowledgment Model) x
4.3.2.1. 建议的复位序列 4.3.2.2. 器件操作期间复位发送器 4.3.2.3. 器件操作期间复位接收器 4.3.2.4. 使用确认模型进行发送器通道的动态重配置 4.3.2.5. 使用确认模型(acknowledgment model)进行接收器通道的动态重配置
4.4. 使用Transceiver PHY Reset Controller x
4.4.1. Transceiver PHY Reset Controller IP的参数设置 4.4.2. Transceiver PHY Reset Controller参数 4.4.3. Transceiver PHY Reset Controller接口 4.4.4. Transceiver PHY Reset Controller的资源使用
4.5. 使用一个用户编码的复位控制器 x
4.5.1. 用户编码的复位控制器信号
5. Arria 10收发器PHY体系结构 x
5.1. Arria® 10 PMA体系结构 5.2. Arria 10 Enhanced PCS体系结构 5.3. Arria® 10 Standard PCS体系结构 5.4. Arria 10 PCI Express* Gen3 PCS体系结构 5.5. 英特尔Arria 10收发器PHY体系结构修订历史
5.1. Arria® 10 PMA体系结构 x
5.1.1. 发送器 5.1.2. 串化器 5.1.3. 发送器缓冲器 5.1.4. 接收器 5.1.5. 接收器缓冲器 5.1.6. 时钟数据恢复(CDR)单元 5.1.7. 解串器 5.1.8. 环回
5.1.3. 发送器缓冲器 x
5.1.3.1. 高速差分I/O 5.1.3.2. 可编程的输出差分电压 5.1.3.3. 可编程预加重 5.1.3.4. 配电网络(PDN)引起的符号间干扰(ISI)补偿 5.1.3.5. 可编程的发送器片上终端(OCT)
5.1.5. 接收器缓冲器 x
5.1.5.1. 可编程的共模电压(VCM) 5.1.5.2. 可编程的差分片上终端(OCT) 5.1.5.3. 信号检测器 5.1.5.4. 连续时间线性均衡 (CTLE) 5.1.5.5. 可变增益放大器(VGA) 5.1.5.6. 判定反馈均衡(DFE) 5.1.5.7. 如何使能CTLE和DFE
5.1.6. 时钟数据恢复(CDR)单元 x
5.1.6.1. Lock-to-Reference模式 5.1.6.2. Lock-to-Data模式 5.1.6.3. CDR锁定模式
5.2. Arria 10 Enhanced PCS体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken帧生成器 5.2.1.3. Interlaken CRC-32 生成器 5.2.1.4. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.5. 码型生成器 5.2.1.6. 加扰器(Scrambler) 5.2.1.7. Interlaken差异生成器 5.2.1.8. TX Gearbox，TX Bitslip和极性反转 5.2.1.9. KR FEC模块
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. 相位补偿(Phase Compensation)模式 5.2.1.1.2. 寄存器(Register)模式 5.2.1.1.3. Interlaken模式 5.2.1.1.4. 基本(Basic)模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器(在Enhanced PCS和Standard PCS之间共享) 5.2.1.5.2. 伪随机码型生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX Gearbox，RX Bitslip和极性反转 5.2.2.2. 模块同步器(Block Synchronizer) 5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker) 5.2.2.4. 解扰器(Descrambler) 5.2.2.5. Interlaken帧同步器 5.2.2.6. 64B/66B解码器和接收器状态机(RX SM) 5.2.2.7. 伪随机码型验证器 5.2.2.8. 10GBASE-R误码率(BER)检查器 5.2.2.9. Interlaken CRC-32检查器 5.2.2.10. Enhanced PCS RX FIFO 5.2.2.11. RX KR FEC模块
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM) x
5.2.2.6.1. PRBS检查器
5.2.2.10. Enhanced PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器模式(Register Mode) 5.2.2.10.3. Interlaken模式 5.2.2.10.4. 10GBASE-R模式 5.2.2.10.5. 基本模式(Basic Mode)
5.3. Arria® 10 Standard PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO(与Enhanced PCS和PCIe* Gen3 PCS共享) 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列(PRBS)生成器 5.3.1.6. TX比特滑移(TX Bit Slip)
5.3.1.1. TX FIFO(与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.1.1.1. TX FIFO低延时模式 5.3.1.1.2. TX FIFO寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定的字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. Byte Serializer Serialize x2模式 5.3.1.2.4. Byte Serializer Serialize x4模式
5.3.1.3. 8B/10B编码器 x
5.3.1.3.1. 8B/10B编码器控制代码编码 5.3.1.3.2. 8B/10B编码器复位条件 5.3.1.3.3. 8B/10B编码器空闲字符替换功能 5.3.1.3.4. 8B/10B编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B编码器比特反转功能 5.3.1.3.6. 8B/10B编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX极性反转功能 5.3.2.3. 速率匹配FIFO 5.3.2.4. 8B/10B解码器 5.3.2.5. 伪随机二进制序列(PRBS)检查器 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享)
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器比特滑移模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器RX比特反转功能 5.3.2.1.7. 字对齐器RX字节反转功能
5.3.2.4. 8B/10B解码器 x
5.3.2.4.1. 8B/10B解码器控制代码编码 5.3.2.4.2. 8B/10B解码器运行差异检查器功能
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. Byte Deserializer Deserialize x2模式 5.3.2.6.3. Byte Deserializer Deserialize x4模式 5.3.2.6.4. 绑定的字节解串器(Bonded Byte Deserializer)
5.3.2.7. RX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.2.7.1. RX FIFO低延时模式 5.3.2.7.2. RX FIFO寄存器模式
5.4. Arria 10 PCI Express* Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX FIFO (与Standard PCS和Enhanced PCS共享) 5.4.1.2. 齿轮箱(Gearbox)
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配FIFO 5.4.2.3. RX FIFO (与Standard PCS和Enhanced PCS共享)
5.4.3. PIPE接口 x
5.4.3.1. 自动速度协商(Auto Speed Negotiation) 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和PLL模块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles) 6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer) 6.6. 仲裁(Arbitration) 6.7. 关于动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP Core指导的重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改PMA模拟参数 6.13. 端口和参数 6.14. 多个IP模块之间的动态重配置接口合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Arria® 10 收发器寄存器映射 6.20. 重配置接口和动态重配置修订历史
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口进行读取 6.2.2. 写入到重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX参考时钟切换 6.11.2.2. fPLL参考时钟切换 6.11.2.3. CDR和CMU参考时钟切换
6.12. 更改PMA模拟参数 x
6.12.1. 使用直接重配置流程更改VOD、预加重 6.12.2. 使用直接重配置流程在手动模式下更改CTLE设置 6.12.3. 在触发自适应模式下的CTLE设置 6.12.4. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Native PHY Debug Master Endpoint 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. 功能寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS软核累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 在非绑定设计中使能PRBS数据生成器 6.16.1.2. 在绑定设计中使能PRBS数据生成器 6.16.1.3. 在非绑定设计中使能PRBS数据检查器 6.16.1.4. 在绑定设计中使能PRBS检查器 6.16.1.5. 禁用/使能PRBS码型反转
6.16.1.1. 在非绑定设计中使能PRBS数据生成器 x
6.16.1.1.1. 在非绑定设计中使能PRBS9和PRBS31码型生成器的示例
6.16.1.2. 在绑定设计中使能PRBS数据生成器 x
6.16.1.2.1. 在绑定设计中使能PRBS9和PRBS31码型生成器的示例
6.16.1.3. 在非绑定设计中使能PRBS数据检查器 x
6.16.1.3.1. 使能PRBS数据检查器的示例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型模式
7. 校准 x
7.1. 使用PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准示例 7.6. 校准修订历史
7.2. 校准寄存器 x
7.2.1. Avalon存储器映射接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. 功能寄存器 7.2.6. 速率切换标志寄存器
7.4. 用户重新校准 x
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准 x
7.4.1.1. 用户重新校准
7.5. 校准示例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用Assignment Editor进行模拟参数设置 8.2. 使用已知的assignment更新Quartus设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器RX通道设置 8.11. 模拟参数设置修订历史
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置 8.5.3. 判定反馈均衡器(DFE)设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. 判定反馈均衡器(DFE)设置 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 调试收发器工具套件 x
9.1. 收发器工具套件GUI 9.2. 收发器调试流程演练 9.3. 链接多个FPGA的硬件资源 9.4. 处理常见错误 9.5. 调试收发器工具套件修订历史
9.1. 收发器工具套件GUI x
9.1.1. Main View功能
9.2. 收发器调试流程演练 x
9.2.1. 使能收发器工具套件支持 9.2.2. 将设计编程到一个英特尔 FPGA中 9.2.3. 将设计加载到收发器工具套件中 9.2.4. 创建收发器链路 9.2.5. 运行链路测试
9.2.4. 创建收发器链路 x
9.2.4.1. 收发器工具套件参数设置 9.2.4.2. 验证硬件连接
9.2.5. 运行链路测试 x
9.2.5.1. 运行BER测试 9.2.5.2. 链路优化测试
9.3. 链接多个FPGA的硬件资源 x
9.3.1. 将一个设计链接到一个器件 9.3.2. 将两个设计链接到两个器件 9.3.3. 在两个器件上链接一个设计 9.3.4. 在独立的板级上链接设计和器件
1. Arria® 10 收发器PHY概述
2. 实现Arria 10收发器中的协议
3. PLL和时钟网络
4. 复位收发器通道
5. Arria 10收发器PHY体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
9. 调试收发器工具套件

2.4.9. Enhanced PCS端口

图 24. Enhanced PCS接口PMA和PCS模块的被标识的输入和输出代表总线，而不是单独信号。

在下表中，变量代表这些参数：

  • <n>—通道数
  • <d>—串化因子
  • <s>—符号大小
  • <p>—PLL数量
表 48.  Enhanced TX PCS：并行数据，控制和时钟
名称 方向 时钟域 说明

tx_parallel_data[<n>128-1:0]

输入

与驱动FIFO写入侧的时钟同步(tx_coreclkin或 tx_clkout)

从FPGA架构到TX PCS的TX并行数据输入。如果在Transceiver Native PHY IP Parameter Editor中选择Enable simplified interface，那么tx_parallel_data仅包括您指定的配置所需要的比特。

您必须将无效(not active)的数据管脚接地。对于单宽度配置，下面比特是有效的(active)：

  • 32-bit FPGA架构到PCS接口宽度：tx_parallel_data[31:0]. Ground [127:32].
  • 40-bit FPGA架构到PCS接口宽度：tx_parallel_data[39:0]. Ground [127:40].
  • 64-bit FPGA架构到PCS接口宽度：tx_parallel_data[63:0]. Ground [127:64].

对于双宽度配置，下面比特是有效的(active)：

  • 40-bit FPGA架构到PCS接口宽度：data[103:64], [39:0]. Ground [127:104], [63:40].
  • 64-bit FPGA架构到PCS接口宽度： data[127:64], [63:0].

对于32-bit、50-bit和67-bit FPGA架构到PCS接口宽度，不支持双宽度模式。
unused_tx_parallel_data

输入

tx_clkout 当使能Enable simplified data interface时，此端口使能。将所有这些比特连接到0。当Enable simplified data interface禁用时，未使用的比特是tx_parallel_data的一部分。请参考tx_parallel_data来确定您需要接地的比特。
tx_control[<n><3>-1:0]或

tx_control[<n><18>-1:0]

输入

与驱动FIFO写入侧的时钟同步(tx_coreclkin或 tx_clkout)

根据所选的收发器配置规则，tx_control比特有不同的功能。当Simplified data interface使能时，此总线中的比特数量会改变，因为未使用的比特显示为unused_tx_control端口的一部分。

关于详细信息，请参考Enhanced PCS TX和RX控制端口部分。

unused_tx_control[<n> <15>-1:0]

输入

与驱动FIFO写入侧的时钟同步(tx_coreclkin或 tx_clkout)

当使能Enable simplified data interface时使能端口。将所有这些比特连接到0。当Enable simplified data interface禁用时，未使用的比特是tx_control的一部分。

请参考tx_control来识别需要接地的比特。

tx_err_ins 输入 tx_coreclkin

对于Interlaken协议，如果已开启Enable simplified data interface，那么可以使用该比特插入同步头(synchronous header)和CRC32错误。

置位时，该周期字的同步头(synchronous header)被损坏的同步头替换。如果开启Enable Interlaken TX CRC-32 generator error insertion，那么也会插入一个CRC32错误。损坏的同步头是2'b00 (一个控制字)和2'b11 (一个数据字)。对于CRC32错误插入，用于该周期的CRC计算的字被错误地反转，从而导致Diagnostic Word of the Metaframe中错误的CRC32。

注意：不能生成Framing Control Words的同步头错误(synchronous header error)和CRC32错误，因为Frame Control Words是在嵌入在TX PCS中的帧生成器中生成的。如果使能了Transceiver Native PHY IP GUI中的CRC-32错误插入功能，那么同步头错误和CRC32错误都会被插入。

tx_coreclkin[<n>-1:0] 输入 时钟

FPGA架构时钟。驱动TX FIFO的写入侧。对于Interlaken协议，此时钟的频率从datarate/67到datarate/32。使用低于此范围的频率会导致TX FIFO下溢，并导致数据损坏。
tx_clkout[<n>-1:0]

输出

时钟

这是一个由本地CGB为非绑定配置(non bonded configurations)以及由主CGB为绑定配置(bonded configurations)生成的并行时钟。此时钟对TX Enhanced PCS的模块提供时钟。此时钟的频率等于数据速率除以PCS/PMA接口宽度。
表 49.  Enhanced RX PCS：并行数据，控制和时钟
名称 方向 时钟域 说明

rx_parallel_data[<n>128-1:0]

输出

与驱动FIFO的读取侧的时钟同步(rx_coreclkin或rx_clkout)

从RX PCS到FPGA架构的RX并行数据。如果在Transceiver Native PHY IP GUI中选择了Enable simplified data interface，那么rx_parallel_data仅包括您指定的配置所需要的比特。否则，此接口为128比特宽。

当FPGA架构到PCS接口宽度为64比特时，以下比特对窄于128比特的接口是有效的。您可以将未使用的比特悬空或断开。

  • 32-bit FPGA架构到PCS宽度：data[31:0]。
  • 40-bit FPGA架构到PCS宽度：data[39:0]。
  • 64-bit FPGA架构到PCS宽度：data[63:0]。

当FPGA架构到PCS接口数据宽度是128比特时，以下比特是有效的：

  • 40-bit FPGA架构到PCS宽度：data[103:64]，[39:0]。
  • 64-bit FPGA架构到PCS宽度：data[127:0]。
unused_rx_parallel_data

输出

rx_clkout

当开启Enable simplified data interface时，此信号指定未使用的数据。当简化的数据接口未设置时，未使用的比特是rx_parallel_data的一部分。您可以将未使用的数据输出悬空或断开。
rx_control[<n> <20>-1:0] 输出

与驱动FIFO的读取侧的时钟同步(rx_coreclkin或rx_clkout)

表明rx_parallel_data总线是控制还是数据。

关于详细信息，请参考Enhanced PCS TX和RX控制端口部分。

unused_rx_control[<n>10-1:0] 输出

与驱动FIFO的读取侧的时钟同步(rx_coreclkin或rx_clkout)

这些信号仅在开启Enable simplified data interface时存在。当简化的数据接口没有设置时，未使用的比特是rx_control的一部分。这些输出可以被悬空。
rx_coreclkin[<n>-1:0] 输入 时钟

FPGA架构时钟。驱动RX FIFO的读取侧。对于Interlaken协议，此时钟的频率范围从datarate/67到datarate/32。
rx_clkout[<n>-1:0]

输出

时钟

由收发器RX PMA恢复的低速并行时钟，对RX Enhanced PCS中的模块提供时钟。此时钟的频率等于PCS/PMA接口宽度除以数据速率(datarate)。

表 50.  Enhanced PCS TX FIFO
名称 方向 时钟域 说明
tx_enh_data_valid[<n>-1:0]

输入

与驱动FIFO写入侧的时钟同步(tx_coreclkin或tx_clkout)

此信号的置位表明TX数据是有效的。对于10GBASE-R without 1588，将此信号连接到1'b1。对于10GBASE-R with 1588，您必须根据齿轮箱比率控制此信号。对于Basic和Interlaken，您需要根据TX FIFO标志控制此端口，以便FIFO既不上溢也不下溢。

关于详细信息，请参考Enhanced PCS FIFO操作。

tx_enh_fifo_full[<n>-1:0]

输出

与驱动FIFO写入侧的时钟同步tx_coreclkin。

驱动TX FIFO的写入侧的时钟可以是tx_coreclkin (FPGA架构时钟)或者tx_clkout。

此信号的置位表明TX FIFO已满。由于深度始终保持不变，因此对于相位补偿模式可以忽略此信号。

关于详细信息，请参考Enhanced PCS FIFO操作。

tx_enh_fifo_pfull[<n>-1:0]

输出

与驱动FIFO写入侧的时钟同步tx_coreclkin。

驱动TX FIFO的写入侧的时钟可以是tx_coreclkin (FPGA架构时钟)或者tx_clkout。

当TX FIFO达到半满阈值时此信号被置位。由于深度始终保持不变，因此对于相位补偿模式可以忽略此信号。

关于详细信息，请参考Enhanced PCS FIFO操作。

tx_enh_fifo_empty[<n>-1:0]

输出

与驱动FIFO的读取侧的时钟同步tx_clkout

置位时，表明TX FIFO是空的。此信号置位2到3个时钟周期。由于深度始终保持不变，因此对于相位补偿模式可以忽略此信号。

关于详细信息，请参考Enhanced PCS FIFO操作。

tx_enh_fifo_pempty[<n>-1:0]

输出

与驱动FIFO的读取侧的时钟同步 tx_clkout

置位时，表明TX FIFO已达到指定的半满阈值。当开启此选项时，Enhanced PCS使能tx_enh_fifo_pempty端口，这是异步的。此信号置位2到3个时钟周期。由于深度始终保持不变，因此对于相位补偿模式可以忽略此信号。

关于详细信息，请参考Enhanced PCS FIFO操作。

表 51.  Enhanced PCS RX FIFO
名称 方向 时钟域 说明
rx_enh_data_valid[<n>-1:0]

输出

与驱动FIFO的读取侧的时钟同步(rx_coreclkin或rx_clkout)

置位时，表明rx_parallel_data是有效的。当rx_enh_data_valid信号为低电平时丢弃无效的RX并行数据。

当您选择以下参数时，此选项可用：

  • Enhanced PCS Transceiver configuration rules指定Interlaken
  • Enhanced PCS Transceiver configuration rules指定Basic，RX FIFO模式是Phase compensation
  • Enhanced PCS Transceiver configuration rules指定Basic，RX FIFO模式是Register

关于详细信息，请参考Enhanced PCS FIFO操作。

rx_enh_fifo_full[<n>-1:0]

输出

与驱动FIFO写入侧的时钟同步rx_clkout

置位时，表明RX FIFO已满。此信号置位2到3个时钟周期。由于深度始终保持不变，因此对于相位补偿模式可以忽略此信号。

关于详细信息，请参考Enhanced PCS FIFO操作。

rx_enh_fifo_pfull[<n>-1:0]

输出

与驱动FIFO写入侧的时钟同步rx_clkout

置位时，表明RX FIFO已达到指定的半满阈值。此信号置位2到3个时钟周期。由于深度始终保持不变，因此对于相位补偿模式可以忽略此信号。

关于详细信息，请参考Enhanced PCS FIFO操作。

rx_enh_fifo_empty[<n>-1:0]

输出

与驱动FIFO的读取侧的时钟同步rx_coreclkin。

驱动TX FIFO的读取侧的时钟可以是rx_coreclkin (FPGA架构时钟)或者rx_clkout。

置位时表明RX FIFO是空的。由于深度始终保持不变，因此对于相位补偿模式可以忽略此信号。

关于详细信息，请参考Enhanced PCS FIFO操作。

rx_enh_fifo_pempty[<n>-1:0]

输出

与驱动FIFO的读取侧的时钟同步rx_coreclkin。

驱动TX FIFO的读取侧的时钟可以是rx_coreclkin (FPGA架构时钟)或者rx_clkout。

置位时，表明RX FIFO已达到指定的半空阈值。由于深度始终保持不变，因此对于相位补偿模式可以忽略此信号。

关于详细信息，请参考Enhanced PCS FIFO操作。

rx_enh_fifo_del[<n>-1:0]

输出

与驱动FIFO读一侧的时钟同步(rx_coreclkin或rx_clkout)

置位时，表明已经从RX FIFO中删除一个字。此信号置位2到3个时钟周期。此信号用于10GBASE-R协议。
rx_enh_fifo_insert[<n>-1:0]

输出

与驱动FIFO读取侧的时钟同步(rx_coreclkin或rx_clkout)

置位时，表明已经插入一个字到RX FIFO。此信号用于10GBASE-R协议。

rx_enh_fifo_rd_en[<n>-1:0]

输出

与驱动FIFO读取侧的时钟同步(rx_coreclkin或rx_clkout)

仅适用于Interlaken，此信号置位时，从RX FIFO读取一个字。您需要根据RX FIFO标志来控制此信号，使FIFO既不会下溢也不会上溢。
rx_enh_fifo_align_val[<n>-1:0]

输入

与驱动FIFO读取侧的时钟同步(rx_coreclkin或rx_clkout)

置位时，表明已经发现字对齐码型。此信号仅对Interlaken协议有效。

rx_enh_fifo_align_clr[<n>-1:0]

输入

与驱动FIFO的读取侧的时钟同步(rx_coreclkin或rx_clkout)

置位时，FIFO复位并开始查找一个新的对齐码型。此信号仅对Interlaken协议有效。置位此信号至少4个周期。

表 52.  Interlaken帧生成器，同步器和CRC32
名称 方向 时钟域 说明
tx_enh_frame[<n>-1:0] 输出

tx_clkout

置位2或3个并行时钟周期，以指示一个新的元帧(metaframe)的开始。
tx_enh_frame_diag_status[<n> 2-1:0]

输入

tx_clkout

驱动包含在帧层诊断字(framing layer diagnostic word)(bits[33:32])中的通道状态消息。此消息插入到frame generator block生成的下一个诊断字中。该总线在tx_enh_frame脉冲前后必须保持5个时钟周期恒定。下面的编码定义为：

  • Bit[1]: 1表明通道是可操作的。0表明通道是不可操作的。
  • Bit[0]: 1表明链路是可操作的。0表明链路是不可操作的。
tx_enh_frame_burst_en[<n>-1:0]

输入

tx_clkout

如果Enable frame burst使能，那么此端口控制从TX FIFO到帧生成器的帧生成器数据读取。如果tx_enh_frame_burst_en的值为0，那么帧生成器不从TX FIFO读取数据用于当前元帧(Metaframe)，而是插入SKIP字，作为元帧(Metaframe)的有效负载。当tx_enh_frame_burst_en的值为1时，帧生成器从TX FIFO读取数据用于当前元帧(Metaframe)。此端口在tx_enh_frame脉冲的前后必须保持5个时钟周期恒定。

rx_enh_frame[<n>-1:0]

输出

rx_clkout

置位时表明一个新接收的元帧的开始。此信号是脉冲展宽的。
rx_enh_frame_lock[<n>-1:0]

输出

rx_clkout

置位时表明Frame Synchronizer状态机已经实现元帧描述。此信号是脉冲展宽的。

rx_enh_frame_diag_status[2 <n>-1:0]

输出

rx_clkout

驱动包含在Framing Layer Diagnostic Word (bits[33:32])中的通道状态消息。帧锁定期间，在元帧的结尾接收到一个有效的Diagnostic Word时，此信号被锁存。下面的编码定义为：

  • Bit[1]: 1表明通道是可操作的。0表明通道是不可操作的。
  • Bit[0]: 1表明链路是可操作的。0表明链路是不可操作的。
rx_enh_crc32_err[<n>-1:0]

输出

rx_clkout

置位时表明当前元帧的一个CRC错误。在当前元帧的末尾置位。此信号置位2到3个时钟周期。

表 53.  10GBASE-R BER检查器
名称 方向 时钟域 说明
rx_enh_highber[<n>-1:0] 输出

rx_clkout

置位时表明一个大于10-4的误码率。对于10GBASE-R协议，在125 µs之内有至少16个错误时出现此BER。此信号置位2到3个时钟周期。

rx_enh_highber_clr_cnt[<n>-1:0]

输入

rx_clkout

置位时清零内部计数器，该计数器指示BER状态机进入BER_BAD_SH状态的次数。
rx_enh_clr_errblk_count[<n>-1:0] (10GBASE-R and FEC)

输入

rx_clkout

置位时，错误模块计数器复位成0。此信号的置位清零内部计数器，该计数器显示RX状态机进入RX_E状态的次数。在FEC模块使能的模式下，此信号的置位复位RX FEC模块中的状态计数器。

表 54.  模块同步器(Block Synchronizer)
名称 方向 时钟域 说明
rx_enh_blk_lock<n>-1:0] 输出

rx_clkout

置位时，表明模块同步器已经实现模块描述。此信号用于10GBASE-R和Interlaken。
表 55.  齿轮箱(Gearbox)
名称 方向 时钟域 说明
rx_bitslip[<n>-1:0] 输入

rx_clkout

rx_parallel_data在rx_bitslip输入的每个正边沿移动1个比特。保持至少20个周期的rx_bitslip脉冲间隔。最大位移是< pcswidth -1>比特，这样如果PCS是64比特宽，那么您就能够移动0-63个比特。

tx_enh_bitslip[<n>-1:0] 输入 rx_clkout

此信号的值控制传递到PMA之前要滑移的tx_parallel_data比特数。

表 56.  KR-FEC
名称 方向 时钟域 说明
tx_enh_frame[<n>-1:0] 输出

tx_clkout

TX KR-FEC的异步状态标志输出，表明生成的KR FEC帧的开始
rx_enh_frame[<n>-1:0] 输出 rx_clkout RX KR-FEC的异步状态标志输出，表明生成的KR FEC帧的开始
rx_enh_frame_diag_status 输出 rx_clkout

RX KR-FEC的异步状态标志输出，表明当前接收帧的状态。

  • 00：无错误
  • 01：可纠正的错误
  • 10：不可纠正的错误
  • 11：复位条件/预锁定条件

本章节内容
Enhanced PCS TX和RX控制端口

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