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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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4.4.3. Transceiver PHY Reset Controller接口
这一部分介绍了Transceiver PHY Reset Controller IP core的顶层信号。
下图显示了Transceiver PHY Reset Controller IP core的顶层信号。如果您选择单独的复位控制,那么图中的很多信号都会变成总线。图中的变量代表以下参数:
- <n>—通道数
- <p>—PLL数
图 218. Transceiver PHY Reset Controller IP Core顶层信号IP core的生成将根据参数设置来创建信号和端口。
注: 当您使能了Expose Port参数时,PLL控制是可用的。
信号名称 | 方向 | 时钟域 | 说明 |
---|---|---|---|
pll_locked[<p>-1:0] | 输入 | 异步 | 提供每个PLL的PLL锁定状态输入。置位时,表明TX PLL被锁定。置低时,PLL没有锁定。每个PLL有一个信号。 |
pll_select[<p*n>-1:0] | 输入 | 同步于Transceiver PHY Reset Controller输入时钟。当不使用多个PLL时,设置为零。 | 当您选择Use separate TX reset per channel时,该总线提供足够的输入来对每个通道的每个pll_locked信号指定一个索引 。当Use separate TX reset per channel被禁用时,pll_select信号被用于所有通道。 当TX复位序列用于所有通道时,n=1。 |
tx_cal_busy[<n> -1:0] | 输入 | 异步 | 这是由pll_cal_busy与tx_cal_busy信号的逻辑OR产生的校准状态信号。当TX PLL或Transceiver PHY初始校准有效(active)时,此信号变为高电平。如果手动重新触发校准IP,那么此信号不会置位。校准完成后,此信号变为低电平。此信号门控TX复位序列。此信号的宽度取决于TX通道的数量。 |
rx_cal_busy[<n> -1:0] | 输入 | 异步 | 这是来自Transceiver PHY IP core的校准状态信号。置位时,初始校准有效。置低时,校准已完成。此信号门控RX复位序列。此信号的宽度取决于RX通道数。 |
rx_is_lockedtodata [<n>-1:0] | 输入 | 同步到CDR | 提供了每个RX CDR的rx_is_lockedtodata状态。置位时,表明一个特定的RX CDR准备接收输入数据。如果您不对RX通道选择单独的控制,那么这些输入从内部一起被ANDed以提供一个单状态信号。 |
tx_manual[<n>-1:0] | 输入 | 异步 | 该可选信号将tx_digitalreset控制器置于自动或手动控制下。置位时,相关的tx_digitalreset控制器逻辑不会自动响应pll_locked信号的置低。然而,初始tx_digitalreset序列在继续操作之前仍然需要pll_locked上的一次性上升沿。置低时,只要所选的pll_locked信号被置低,相关的tx_digitalreset控制器就会自动开始它的复位序列。 |
rx_manual[<n> -1:0] | 输入 | 异步 | 此可选的信号将rx_digitalreset逻辑控制器置于自动或手动控制下。手动模式中,rx_digitalreset控制器不响应rx_is_lockedtodata信号的置位或置低。当rx_is_lockedtodata信号被置位时,rx_digitalreset控制器置位rx_ready。 |
clock | 输入 | N/A | Transceiver PHY Reset Controller的一个自由运行的系统时钟输入,所有内部逻辑都是从这个自由运行的系统时钟输入进行驱动的。如果一个自由运行的时钟不可用,那么保持复位直到系统时钟稳定。 |
reset | 输入 | 异步 | 同步到Transceiver PHY Reset Controller的复位输入。置位时,所有已配置的复位输出都被置位。保持复位输入信号置位将保持所有其他复位输出置位。有一个选项用于同步系统时钟。在同步模式中,默认情况下,复位信号需要保持置位至少(2)个时钟周期。 |
tx_digitalreset [<n>-1:0] | 输出 | 同步于Transceiver PHY Reset Controller输入时钟。 | TX通道的数字复位。该信号的宽度取决于TX通道数。当以下任何条件为真时,此信号被置位:
|
tx_analogreset [<n>-1:0] | 输出 | 同步于Transceiver PHY Reset Controller输入时钟。 | TX通道的模拟复位。该信号的宽度取决于TX通道数。当reset被置位时,该信号被置位。 此信号在pll_powerdown之后,pll_powerdown在pll_locked变高后被置低。 |
tx_ready[<n>-1:0] | 输出 | 同步于Transceiver PHY Reset Controller输入时钟。 | 状态信号,当TX复位序列完成时进行指示。当TX复位有效时,此信号被置低。此信号在置低tx_digitalreset之后几个时钟周期被置位。一些协议实现可能需要您在发送数据之前监控该信号。该信号的宽度取决于TX通道数。 |
rx_digitalreset [<n> -1:0] | 输出 | 同步于Transceiver PHY Reset Controller输入时钟。 | RX的数字复位。该信号的宽度取决于通道数。当以下条件的任何一个为真时,该信号被置位:
|
rx_analogreset [<n>-1:0] | 输出 | 同步于Transceiver PHY Reset Controller输入时钟。 | RX的模拟复位。置位时,复位收发器PHY的RX CDR和RX PMA模块。当以下任意条件为真时,此信号被置位:
此信号的宽度取决于通道数。 |
rx_ready[<n>-1:0] | 输出 | 同步于Transceiver PHY Reset Controller输入时钟。 | 状态信号,当RX复位序列完成时进行指示。当RX复位有效时,此信号被置低。此信号在置低rx_digitalreset之后几个时钟周期被置位。一些协议实现可能需要您在发送数据之前监控该信号。该信号的宽度取决于RX通道数。 |
pll_powerdown[<p>-1:0] | 输出 | 同步于Transceiver PHY Reset Controller输入时钟。 | 置位后对一个收发器PLL电路进行断电。被置位时,所选的TX PLL被复位。 |
pll_select的使用示例
- 如果一个信号通道可以在3个TX PLL之间进行切换,那么pll_select信号表明所选的3个TX PLL中的哪一个TX PLL的pll_locked信号用于将PLL锁定状态与TX复位序列进行通信。在这种情况下,要选择3位宽的pll_locked端口,pll_select端口为2位宽。
- 如果通过3个TX PLL和每个通道一个单独的TX复位序列对3个通道进行例化,那么pll_select字段为6位宽(每个通道2位)。在这种情况下,pll_select [1:0]代表通道0,pll_select[3:2]代表通道1,pll_select[5:4]代表通道2。对于每个通道,一个单独的pll_locked信号表示PLL锁定状态。
- 如果通过3个TX PLL和一个TX复位序列对3个通道进行例化,那么pll_select字段为2位宽。在这种情况下,相同的pll_locked信号表明这3个通道的PLL锁定状态。
- 如果通过1个TX PLL对1个通道进行实例化,那么pll_select字段为1位宽。连接pll_select到逻辑0。
- 如果通过1个TX PLL和每个通道一个独立的TX复位序列对3个通道进行例化,那么pll_select字段为3位宽。在这种情况下,pll_select应该设为0,因为仅有一个TX PLL可用。