仅对英特尔可见 — Ixiasoft
2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
仅对英特尔可见 — Ixiasoft
5.2.2.10.4. 10GBASE-R模式
在10GBASE-R模式下,RX FIFO用作一个时钟补偿FIFO。当模块同步器实现模块锁定时,会通过FIFO发送数据。空闲有序集(OS)将被删除,会插入空闲数据以补偿RX低速并行时钟与FPGA架构时钟之间的时钟差(对于最大数据包长度64,000个字节,为 ±100 ppm)。
空闲OS删除(Idle OS Deletion)
在包含四个OS的组中删除空闲数据(当存在两个连续的OS时),直到rx_enh_fifo_rd_pfull标志置低为止。通过检查当前字和上一个字来检查每个字(由小写字(LW)和大写字(UW)组成),决定是否可以删除。
例如,如果当前的LW处于空闲状态(Idle),并且上一个UW不是终端(Terminate),那么当前的LW可被删除。
可删除(Deletable) | 情况(Case) | 字 | 上一个 | 当前 | 输出 | |
---|---|---|---|---|---|---|
Lower Word | 1 | UW | !T | X | !T | X |
LW | X | I | X | X | ||
2 | UW | OS | X | OS | X | |
LW | X | OS | X | X | ||
Upper Word | 1 | UW | X | I | X | X |
LW | X | !T | X | !T | ||
2 | UW | X | OS | X | X | |
LW | X | OS | X | OS |
如果仅删除了一个字,那么由于数据路径的宽度是两个字,因此必须对数据进行移位。在删除了两个字之后,FIFO 会对一个周期停止写入,并在下一个8-byte数据模块上出现一个同步标志(rx_control[8])。还有一个不经过FIFO的异步状态信号rx_enh_fifo_del。
图 251. IDLE字的删除下图显示了从接收器数据流中删除IDLE字。
图 252. OS字的删除下图显示了删除接收器数据流中的有序集字(ordered set word)。
空闲字的插入(Idle Insertion)
在rx_enh_fifo_pempty标志置低之后会在包含8个Idle的组中出现空闲字插入。Idle可以插在Idle或OS后面。Idle将插入在8个字节的组中。数据移位不是必需的。有一个同步状态 rx_enh_fifo_insert信号附加到所插入的8字节Idle。
情况 | 字 | 输入 | 输出 | |
---|---|---|---|---|
1 | UW | I-DS | I-DS | I-In |
LW | X | X | I-In | |
2 | UW | OS | OS | I-In |
LW | X | X | I-In | |
3 | UW | S | I-In | S |
LW | I-DS | I-DS | I-In | |
4 | UW | S | I-In | S |
LW | OS | OS | I-In |
图 253. IDLE字的插入下图显示了在接收器数据流中插入IDLE字。