仅对英特尔可见 — GUID: nik1398706905603
Ixiasoft
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2.6.4.3. 1G/10GbE PHY功能描述
Standard和Enhanced PCS数据路径
Native PHY中的Standard PCS和PMA配置为Gigabit Ethernet PHY。Native PHY中的Enhanced PCS和PMA配置为10GBASE-R PHY。关于详细信息,请参考Standard PCS和Enhanced PCS体系结构章节。
定序器(Sequencer)
Sequencer控制PHY IP的启动顺序,包括复位和上电。它选择哪一个PCS (1G或10G)和PMA接口是有效的。Sequencer连接到重配置模块,以请求从一个数据速率更改为另一个数据速率。
GigE PCS
GigE PCS包括GMII接口和Clause 37自动协商和SGMII功能性。
Soft Enhanced PCS FIFO for IEEE 1588v2
在IEEE 1588v2模式中,用于TX和RX的增强型PCS FIFO是在软核IP中构建的,包括了通过延迟调整端口的延迟信息。关于MAC中所要求的延迟信息的更多信息(作为Precision Time Protocol实现的一部分),请参考Low Latency Ethernet 10G MAC Intel® FPGA IP用户指南。
重配置模块
重配置模块对PHY执行Avalon存储器映射接口写操作,以进行PCS和PMA重配置。Avalon存储器映射接口 master接受来自PMA或PCS控制器的请求。它使用Avalon存储器映射接口来执行Read-Modify-Write或者Write命令。PCS控制器接收来自Sequencer的数据速率变更请求,并将它们转换成对PMA和PCS的一些列Read-Modify-Write或Write命令。