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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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3.11.3. 实现PLL级联
在PLL级联中,第一个PLL的输出将驱动到第二个PLL的输入参考时钟上。
例如,如果输入参考时钟有固定频率,并且所需数据传输速率不是输入参考时钟的整数倍。在这种情况中,第一个PLL可以用来生成正确的参考时钟频率。这个输出被作为输入参考时钟驱动到第二个PLL。第二个PLL生成所需的数据传输速率要求的时钟频率。
Arria® 10 器件中的收发器支持fPLL到fPLL级联。对于OTN和SDI应用程序,Arria 10产品芯片中有用于级联ATX PLL到fPLL的专用时钟路径。在级联链中最多支持两个PLL。
注: fPLL用作级联fPLL(下游fPLL)时,fPLL上需要进行用户重新校准。请参阅“校准”章节中“用户重新校准”部分来获得更多信息。
图 199. PLL级联
实现fPLL到fPLL级联的步骤:
- 例化fPLL IP core。请参考例化fPLL IP Core来了解详细步骤。
- 在Parameter Editor中为fPLL IP core设置以下配置设置:
- 将fPLL Mode设置为Cascade Source。
- 设置Desired output clock frequency。
- 例化fPLL IP core (PLL级联配置中的第二个PLL)。请参考例化fPLL IP Core来了解详细步骤。
- 配置第二个fPLL IP core获得所需的数据率和参考时钟频率。将第二个fPLL的参考时钟频率设置到与第一个fPLL的输出频率相同。
- 如上图所示,将fPLL IP core(级联源)连接到fPLL IP core(收发器PLL)。确保实现下列连接:
- fPLL有一个输出端口hssi_pll_cascade_clk。将此端口连接到第二个fPLL的pll_refclk0端口。
- 将源(上游)fPLL带宽设置为Low设置,将目标(下游)fPLL带宽设置为。
- 如果输入参考时钟适在器件上电时可用,那么第一个PLL会在上电校准期间进行校准。第二个PLL需要进行重新校准。请参考用户重新校准部分。如果输入参考时钟在器件上电时不可用,那么对第一个PLL重新运行校准。第一个PLL校准完成后,重新校准第二个PLL。
注意:
- Native PHY实例不需要特殊的配置。
- 添加ATX PLL到fPLL级联模式,以解决OTN和SDI抖动的要求。在此模式下,ATX PLL在小数模式模式中生成一个相对较高和干净的参考频率。此参考频率驱动fPLL(在整数模式下运行)。整体级联的两个PLL综合一个给定数据速率所需的频率。
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