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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.4.4. 时钟和复位接口
您可以使用fPLL或者CMU PLL生成1G数据速率的TX PMA的时钟。对于10G数据速率,您可以使用ATX PLL或者CMU PLL。对于1G数据速率,TX和RX时钟的频率是125 MHz (1/8 MAC数据速率)。对于10G协议,TX和RX时钟的频率是156.25MHz (1/64 MAC数据速率)。通过使用fPLL可以直接生成 156.25MHz时钟,或者将TX PLL的时钟进行33分频。1G/10GbE PHY不支持绑定时钟。
下图显示了此内核的时钟概况。
图 75. Standard和10G PCS与TX PLL的时钟
下表描述了时钟和复位信号。
信号名称 | 方向 | 说明 |
---|---|---|
tx_serial_clk_10g | 输入 | 来自10G PLL的高速时钟,驱动10G PHY TX PMA。该时钟的频率为5.15625 GHz。 |
tx_serial_clk_1g | 输入 | 来自外部1G PLL的时钟,驱动TX高速串行接口(HSSI)电路。连接到native PHY的tx_serial_clk输入。 |
rx_cdr_ref_clk_10g | 输入 | 10G PHY RX PLL参考时钟。该时钟频率可以是644.53125 MHz或322.2656 MHz。 |
rx_cdr_refclk_1g | 输入 | RX 1G PLL参考时钟,驱动RX HSSI电路。连接到native PHY的rx_cdr_refclk输入。 |
mgmt_clk | 输入 | Avalon存储器映射接口时钟和控制系统时钟。它的频率范围从100 MHz到125 MHz。 |
mgmt_clk_reset | 输入 | 置位时,复位整个PHY。 |
xgmii_tx_clk | 输入 | 与MAC连接的XGMII TX接口的时钟。能够连接到tx_div_clkout。这将驱动Native PHY的tx_coreclkin。 |
xgmii_rx_clk | 输入 | 与MAC连接的XGMII TX接口的时钟。英特尔建议将此时钟直接连接到PLL用于TSE。这将驱动native PHY的rx_coreclkin。此时钟频率为156.25或312.5 MHz。 |
tx_clkout | 输出 | 发送并行时钟。此时钟源自HSSI上的out_pld_pcs_tx_clk_out。此时钟可用于提供XGMII时钟或者GMII时钟,但如果重新配置PHY,那么频率会改变。 此时钟的频率为125, 156.25, 161, 258或者312.5 MHz。 |
rx_clkout | 输出 | 接收并行时钟。此时钟源自HSSI上的out_pld_pcs_rx_clk_out。如果重新配置PHY,那么频率会改变。 此时钟的频率为125, 156.25, 161, 258或者312.5 MHz。 |
tx_pma_clkout | 输出 | 发送PMA时钟。此时钟用于1588模式TX FIFO和1G TX和RX PCS并行数据接口。请注意:要对10G TX数据通路时钟使用tx_div_clkout或xgmii_tx_clk。该时钟用于1G模式GMII/MII数据和SyncE模式,在这些模式下此时钟可以用作一个基准来锁定一个外部时钟源。此时钟的频率为125,161或258MHz。 |
rx_pma_clkout | 输出 | 接收PMA时钟。此时钟用于1588模式RX FIFO和1G RX FIFO。请注意:要对10G RX数据通路时钟使用tx_div_clkout或xgmii_rx_clk。该时钟用于SyncE模式,在此模式下此时钟可以用作一个基准来锁定一个外部时钟源。此时钟的频率为125,161或258MHz。 |
tx_div_clk | 输出 | 这是发送div33时钟,源自Native PHY tx_pma_div_clkout。此时钟可连接到xgmii_tx_clk和xgmii_rx_clk时钟输入来驱动MAC接口,但如果PHY重配置成1G模式,那么频率会改变。此时钟的频率为125, 156.25或者312.5 MHz。 |
rx_div_clk | 输出 | 这是接收div33时钟,此时钟是从接收的数据恢复的。此时钟驱动Auto Negotiation (AN)和Link Training (LT)逻辑并源自Native PHY rx_pma_div_clkout端口。请注意:对10G TX数据路径时钟使用tx_clkout或者xgmii_rx_clk。如果PHY被重配置为1G模式,那么频率会改变。 此时钟的频率为125, 156.25或者312.5 MHz。 |
calc_clk_1g | 输入 | 此时钟用于GIGE PCS 1588模式。要实现所有速度模式的高精确度,calc_clk_1g的建议频率是80 MHz。此外,80 MHz时钟的ppm应该与125 MHz pll_ref_clk_1g输入是相同的。没有速率匹配FIFO模式的随机误差是:
|
tx_analogreset | 输入 | 复位收发器PHY的模拟TX部分。同步到mgmt_clk。 |
tx_digitalreset | 输入 | 复位收发器PHY的数字TX部分。同步到mgmt_clk。 |
rx_analogreset | 输入 | 复位收发器PHY的模拟RX部分。同步到mgmt_clk。 |
rx_digitalreset | 输入 | 复位收发器PHY的数字RX部分。同步到mgmt_clk。 |
usr_seq_reset | 输入 | 复位sequencer。启动PCS重配置,如果使能了AN和LT模式,那么可以重新启动AN,LT或两者。同步到mgmt_clk。 |
rx_data_ready | 输出 | 置位时,表明您可以开始发送10G数据了。同步到xgmii_rx_clk。 |