仅对英特尔可见 — GUID: nik1398707031354
Ixiasoft
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3.1.3. fPLL
在包含六个通道的每个收发器bank中有2个fPLL(一个位于bank的顶部,另一个位于bank的底部)。包含三个通道的收发器bank中只有一个fPLL。
当在core模式下时,为了使fPLL能够生成一个具有固定频率和与输入参考时钟的相位关系的输出时钟,您必须选择Enable phase alignment选项。在fractional frequency模式下,fPLL支持1 Gbps到12.5 Gbps的数据速率。
输入参考时钟
这是PLL的专用输入参考时钟源。
输入参考时钟可源自:
- 专用参考时钟管脚
- 参考时钟网络
- 接收器输入管脚
- PLL级联的另一个PLL的输出
- 全局时钟或内核时钟网络
参考时钟多路复用器
refclk mux从各种可用的参考时钟源选择PLL的参考时钟。N计数器
N计数器对参考时钟(refclk) mux的输出进行分频。N计数器的分频有助于降低环路带宽或降低相位频率检测器(PFD)的操作范围内的频率。N计数器支持从1到32的分频因子。相位频率检测器
提供的N计数器模块的输出的参考时钟(refclk)信号以及M计数器模块输出的反馈时钟(fbclk)信号作为PFD的输入。PFD的输出与refclk和fbclk输入之间的相位差异成正比。PFD将fbclk对齐到refclk。当参考时钟的下降沿出现在反馈时钟的下降沿之前时,PFD生成一个"Up"信号。相反,当反馈时钟的下降沿出现在参考时钟的下降沿之前时,PFD生成一个 "Down"信号。电荷泵与环路滤波器(CP + LF)
电荷泵与环路滤波器使用PFD输出,以生成VCO的控制电压。电荷泵将"Up"/"Down"脉冲从PFD转换成电流脉冲。电流脉冲经过一个低通滤波器后被过滤成一个用于驱动VCO频率的控制电压。
电压控制振荡器
fPLL有一个基于VCO的环形振荡器。VCO将输入控制电压转换成一个可调节的频率时钟。
VCO freq = 2 * M * 输入参考时钟/N。(N和M是N计数器与M计数器除数因子。)
L计数器
L计数器对VCO的时钟输出进行分频。当fPLL用作一个发送PLL时,L计数器的输出通过x1时钟线驱动时钟生成模块(CGB)和TX PMA。M计数器
M计数器将VCO的时钟输出进行分频。M计数器和N计数器的输出具有相同的频率。M计数器可以选择任何VCO相位。在整数模式下M计数器范围是8到127,在小数模式下是11到123。
三角积分调制器(Delta Sigma Modulator)
Delta Sigma Modulator用于小数分频模式。它不断调制M计数器的分频值,以便PLL能够执行小数分频综合。
在小数分频模式中,M值如下:
M (integer) + K/2^32,此处K是fPLL IP Parameter Editor中的小数乘法因子(K)。K的合法值大与2^32的整个范围的1%,小于2^32的整个范围的99%,并且只能在Quartus Prime软件的fPLL IP Parameter Editor中进行手动输入。
当fPLL在小数分频模式下进行配置时,输出频率是准确的。由于K值为32-bit分辨率,对一个7 GHz VCO频率转换成1.63 Hz步长(step)时,并非所有的小数分频值都能如愿实现。当在K精度模式(K < 0.1或K > 0.9)下的小数分频模式下进行配置时,锁定信号是不可用的。
C计数器
fPLL C计数器分频因子的范围从1到512。
动态相移
动态相移模块支持在用户模式中调整C计数器的相位。在小数分频模式中,动态相移仅用于C计数器。
延迟
您可以配置C计数器以选择任何VCO相位以及高达128个时钟周期的延迟。所选择的VCO相位可被动态地进行更改。