仅对英特尔可见 — GUID: nik1398706912786
Ixiasoft
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2.7. PCI Express* (PIPE)
您可以使用Arria 10收发器为于Gen1、Gen2和Gen3 (分别在2.5、5.0和8 Gbps数据速率)实现一个完整的PCI Express解决方案。
使用下面其中一个方法来配置收发器以实现PCIe*功能:
- Arria 10 Hard IP for PCIe
这是一个完整的PCIe解决方案,其中包括Transaction(传输),Data Link(数据链路)和PHY/MAC层。Hard IP解决方案包括专用硬核逻辑,连接到收发器PHY接口。
- PIPE Gen1/Gen2/Gen3收发器配置规则中的Native PHY IP Core
使用Native PHY IP (Native PHY IP Core)配置PCIe模式下的收发器,以访问PIPE接口(通常称作收发器中的PIPE模式)。此模式使您能够将收发器连接到第三方MAC,创建一个完整的PCIe解决方案。
PIPE规范(3.0版)提供了与PCIe兼容的物理层的实现的详细信息。PIPE Gen1、Gen2和Gen3的Native PHY IP Core支持×1、×2、×4或×8操作以实现从2到64Gbps的整个传输带宽。在x1配置中,每个通道的PCS和PMA模块被提供时钟并且单独地复位。x2、x4和x8配置支持两通道、四通道和八通道链路的通道绑定。在这些绑定的通道配置中,所有绑定通道的PCS和PMA模块共享通用时钟和复位信号。
Gen1和Gen2模式使用8B/10B编码,这对整个链路带宽有20%的开销。Gen3模式使用128b/130b编码,有小于2%的开销。Gen1和Gen2模式使用Standard PCS,Gen3模式使用Gen3 PCS进行操作。
支持 | Arria 10 Hard IP for PCI Express | Native PHY IP Core for PCI Express (PIPE) |
---|---|---|
Gen1、Gen2和Gen3数据速率 | Yes | Yes |
MAC、数据链路和传输层 | Yes | FPGA架构中的用户实现 |
收发器接口 | 通过PIPE 3.0接口的Hard IP |
|
本章节内容
PIPE的收发器通道数据路径
受支持的PIPE特性
如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
如何在Arria 10收发器中实现PCI Express (PIPE)
PIPE的Native PHY IP参数设置
PIPE的fPLL IP Core参数设置
PIPE的ATX PLL IP Core参数设置
PIPE的Native PHY IP端口
PIPE的fPLL端口
PIPE的ATX PLL端口
到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
如何对PIPE配置布局通道
Gen3数据速率的PHY IP Core for PCIe (PIPE)链路均衡
使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)