仅对英特尔可见 — GUID: nik1398707029509
Ixiasoft
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3.1.2. ATX PLL
输入参考时钟
这是PLL的专用输入参考时钟源。
输入参考时钟可源自:
- 专用参考时钟管脚
- 参考时钟网络
- 接收器输入管脚
- PLL级联的另一个PLL的输出
- 全局时钟或者核心时钟网络
从一个级联PLL输出,全局时钟或者核心时钟网络提取参考时钟会对ATX PLL输出引入额外的抖动。关于详细信息,请参考KDB "How do I compensate for the jitter of PLL cascading or non-dedicated clock path for Arria® 10 PLL reference clock?"。
ATX PLL校准由CLKUSR时钟驱动,此时钟必须稳定并可用于进行校准。请参考校准部分来了解关于CLKUSR时钟的更多详细信息。
参考时钟多路复用器
参考时钟(efclk)多路复用器从各种可用的参考时钟源选择PLL的参考时钟。
N计数器
N计数器对refclk mux的输出进行分频。支持的分频因子为1、2、4和8。
相位频率检测器(PFD)
N计数器模块的输出上的参考时钟(refclk)信号和M计数器模块的输出上的反馈时钟(fbclk)信号被提供为PFD的输入。PFD的输出与refclk和fbclk输入之间的相位差成正比。它用于将N计数器输出上的refclk信号对齐到反馈时钟(fbclk)信号。当参考时钟的下降沿在反馈时钟的下降沿之前出现时,PFD会生成一个"Up"信号。相反,当反馈时钟的下降沿在参考时钟的下降沿之前出现时,PFD会生成一个"Down"信号。
电荷泵与环路滤波器
电荷泵与环路滤波器(CP和LF)使用PFD输出来产生VCO的控制电压。电荷泵将PFD的“Up”或“Down”脉冲转换成电流脉冲。电流脉冲通过一个低通滤波器被过滤成一个驱动VCO频率的控制电压。电荷泵、环路滤波器和VCO设置决定了ATX PLL的带宽。
锁定检测器(Lock Detector)
锁定检测器模块在参考时钟和反馈时钟相位对齐时进行指示。锁定检测器生成一个高电平有效pll_locked信号以表明PLL被锁定到其输入参考时钟。
电压控制振荡器
在ATX PLL中使用的电压控制振荡器(VCO)是基于LC tank的。电荷泵与环路滤波器的输出作为VCO的输入。VCO的输出频率取决于输入控制电压。输出频率根据电荷泵和环路滤波器的输出电压而进行调整。
L计数器
L计数器将ATX PLL生成的差分时钟分频。L计数器不在PLL的反馈路径中。M计数器
M计数器的输出与N计数器的输出频率相同。VCO频率由下面的公式得到:VCO freq = 2 * M * input reference clock/N
额外的分频器通过对VCO的高速串行时钟输出(它达到M计数器之前)进行2分频。
M计数器支持的分频因子为整数频率综合模式中8到127以及小数模式中的11到123的连续范围。
三角积分调制器(Delta Sigma Modulator)
仅当ATX PLL被配置为OTN和SDI协议的级联源时才支持小数分频模式。用于小数分频模式的三角积分调制器不断调节M计数器分频值从而PLL能够执行小数频率综合。小数分频模式中,M值如下:
M(整数) + K/2^32,其中K为ATX PLL IP Parameter Editor中的Fractional multiply factor(小数分频乘法因子,K)
K的合法值为1到2^32-1,且只能被手动输入到Quartus Prime软件的ATX PLL IP Parameter Editor中。
当ATX PLL在小数分频模式下配置时,输出频率是准确的。由于K值为32-bit分辨率,对一个7 Ghz VCO频率转换成1.63 Hz步长(step)时,并非所有的小数分频值都能如愿实现。当在K精度模式(K < 0.1或K > 0.9)下的小数分频模式下进行配置时,锁定信号是不可用的。
Multiple Reconfiguration Profiles
在ATX PLL IP Parameter Editor Dynamic Reconfiguration选项卡下,在Configuration Profiles部分中, 可以使能多个重配置文件(multiple reconfiguration profiles)。这样可以对ATX PLL IP的多个配置或配置文件(profile)进行创建,存储和分析参数设置。
ATX PLL IP GUI可以为给定的配置生成配置文件(SystemVerilog,C header或MIF)。通过使能multi reconfiguration profile选项,ATX PLL IP Parameter Editor可同时为全部的profile生成配置文件。此外, 通过使能简化的重配置文件生成,IP Parameter Editor在经过内部比较所有profile的相应参数设置和识别各种不同后生成一个简化的配置文件。
嵌入式重配置流送器(Embedded Reconfiguration Streamer)
- 多个重配置profile的创建
- 在ATX PLL IP GUI中,为每个使用multi-profile功能的profile创建配置。
- 重配置报告文件
- IP GUI生成的重配置报告文件包含全部已选profie的参数和寄存器设置。如果已选择简化的重配置文件项,IP参数编辑器将对比各profile间的设置并生成仅包含各种差别的简化报告文件。
- 在GUI中选择“Enable embedded reconfiguration streamer logic”以生成如下文件:
- 执行流传输(streaming)所必需的HDL文件。
- 每个profile的单独报告文件,SystemVerilog封装文件,包含所有级联在一起的profile的配置数据,用于初始化配置ROM。
- 生成ATX PLL IP并通过Avalon存储器映射接口 master控制重配置streamer。