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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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7.4. 用户重新校准
如果下面的条件符合,就需要用户重新校准:
- 器件上电期间:
- 器件上电期间,置位并运行CLKUSR,但是收发器参考时钟仍然置低,直到完成上电过程。
- 器件上电期间,置位并运行CLKUSR和收发器参考时钟。完成上电过程后,收发器参考时钟会更改频率。收发器参考时钟可能会变得不稳定,或者应用程序在正常操作期间要求不同的收发器参考时钟,这些都可能会导致数据速率发生变化。
- 触发数据速率改变的动态重配置过程后:
当器件在正常操作中上电后,通过更改通道配置或PLL重新校准,对收发器的数据速率进行重配置:
- 如果ATX PLL具有新的VCO频率以支持新的数据速率,则为ATX PLL。
- 如果fPLL具有新的VCO频率以支持新的数据速率,则为fPLL。
注: 如果是通过使用fPLL L计数器/1,2,4,8分频因子来实现新数据速率(新VCO频率)的动态重配置方法,则不需要fPLL重新校准。
- CDU/CMU用作TX PLL。必须对CMU用作TX PLL的通道的RX PMA进行重新校准。
- 如果收发器配置更改为支持新的数据速率,则为RX PMA和TX PMA通道。
- 要求用户重新校准的其它情况:
- 如果fPLL作为第二个PLL (下游级联PLL)进行连接,则重新校准fPLL。下游fPLL将从上游PLL (也可能从fPLL/ CDR)接收参考时钟。如果在上电校准期间,上游PLL输出时钟(是下游fPLL的参考时钟)不存在或不稳定,则重新校准第二个fPLL显得非常重要。
- 对于用于驱动PLL反馈补偿绑定的ATX PLL或fPLL,可在上电校准后重新校准PLL。
注: 如果正在重新校准ATX PLL或fPLL,则按照"使用ATX PLL和fPLL时的发送PLL间距指南"章节所述的ATX PLL-to-ATX PLL或fPLL-to-ATX PLL间距指南。
可以通过写入特定的重新校准寄存器来启动重新校准进程。也必须在执行用户重新校准后复位收发器。例如,如果执行包括PLL重配置和PLL与通道接口切换的数据速率自动协商,那么必须复位收发器。
校准后需要正确的复位流程。英特尔建议使用具有tx_cal_busy和rx_cal_busy输入的收发器PHY复位控制器,并按照英特尔的建议复位流程。您需要将Native PHY IP内核输出上的tx_cal_busy和rx_cal_busy连接到设计中的复位控制器输入。当执行用户重新校准时,自动进行校准时复位(reset upon calibration)。
按照下面步骤执行用户重新校准:
- 通过将0x2写入到偏移地址0x0[7:0],请求对校准寄存器的内部配置总线的用户访问。
- 等待reconfig_waitrequest置低(逻辑低)。或者等到功能寄存器的PreSICE Avalon存储器映射接口控制 =0x0。PMA通道校准的avmm_busy状态寄存器是0x281[2],而ATX PLL和fPLL校准则是0x280[2]。
- 执行Read-Modify-Write操作,写入正确的值到偏移地址0x100来设置所需的校准使能位。使能任何PMA通道校准时,必须将0x100[6]设置成0x0,以确保禁用适配触发。
- 对PMA校准设置速率切换标志寄存器,对于ATX PLL和fPLL校准,跳过该步骤。
- 如果没有CDR速率切换,Read-Modify-Write 0x1到偏移地址0x166[7]。
- 如果有不同CDR带宽设置的速率切换,就Read-Modify-Write 0x0到偏移地址0x166[7]。
- 对PMA校准设置正确的值到功能寄存器0x281[5:4]来使能/禁用tx_cal_busy或者rx_cal_busy输出。
- 要使能rx_cal_busy,Read-Modify-Write 0x1到0x281[5]。
- 要禁用rx_cal_busy,Read-Modify-Write 0x0到0x281[5]。
- 要使能tx_cal_busy,Read-Modify-Write 0x1到0x281[4]。
- 要禁用tx_cal_busy,Read-Modify-Write 0x0到0x281[4]。
- 通过写入0x1到偏移地址0x0[7:0],将内部配置总线释放到PreSICE以执行重新校准。进行重新校准直到cal_busy信号被置低(逻辑低)。
- 定期检查*cal_busy输出信号或者读取功能寄存器来检查*cal_busy状态,直到完成校准。