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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.4.9.1. Enhanced PCS TX和RX控制端口
本小节描述了面向不同协议配置的tx_control和rx_control比特编码。
当Enable simplified data interface为ON时,下表中显示的所有未使用端口将显示为单独的端口。例如:显示为unused_tx_control/unused_rx_control端口。
Enhanced PCS TX控制端口比特编码
名称 | 比特 | 功能 | 说明 |
---|---|---|---|
tx_control | [1:0] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 |
[2] | 反转控制 | 逻辑低表示Enhanced PCS中的内置差异生成器模块保持Interlaken运行差异。 | |
[7:3] | 未使用 | ||
[8] | 插入同步头错误或CRC32 | 此比特用于插入同步头错误或者CRC32错误。此功能类似于tx_err_ins。关于详细信息,请参考tx_err_ins信号说明。 | |
[17:9] | 未使用 |
名称 | 比特 | 功能 |
---|---|---|
tx_control | [0] | parallel_data[7:0]的XGMII控制信号 |
[1] | parallel_data[15:8]的XGMII控制信号 | |
[2] | parallel_data[23:16]的XGMII控制信号 | |
[3] | parallel_data[31:24]的XGMII控制信号 | |
[4] | parallel_data[39:32]的XGMII控制信号 | |
[5] | parallel_data[47:40]的XGMII控制信号 | |
[6] | parallel_data[55:48]的XGMII控制信号 | |
[7] | parallel_data[63:56]的XGMII控制信号 | |
[17:8] | 未使用 |
名称 | 比特 | 功能 | 说明 |
---|---|---|---|
tx_control | [1:0] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 |
[17:2] | 未使用 |
名称 | 比特 | 功能 | 说明 |
---|---|---|---|
tx_control | [1:0] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 |
[8:2] | 未使用 | ||
[10:9] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 | |
[17:11] | 未使用 |
名称 | 比特 | 功能 | 说明 |
---|---|---|---|
tx_control | [1:0] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 |
[2] | 反转控制 | 逻辑低表示Enhanced PCS中的内置差异生成器模块保持运行差异。 |
Enhanced PCS RX控制端口比特编码
名称 | 比特 | 功能 | 说明 |
---|---|---|---|
rx_control | [1:0] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 |
[2] | 反转控制 | 逻辑低表示Enhanced PCS中的内置差异生成器模块保持Interlaken运行差异。在当前实现中,此比特始终为逻辑低(1'b0)。 | |
[3] | 有效负载字对齐 | 逻辑高(1'b1)指示在元帧中的有效负载字位置。 | |
[4] | 同步字位置 | 逻辑高(1'b1)指示在元帧中的同步字位置。 | |
[5] | 加扰器状态字位置 | 逻辑高(1'b1)指示在元帧中的加扰器字位置。 | |
[6] | SKIP字位置 | 逻辑高(1'b1)指示在元帧中的SKIP字位置。 | |
[7] | 诊断字位置 | 逻辑高(1'b1)指示在元帧中的诊断字位置。 | |
[8] | 同步头错误,元帧错误或CRC32错误状态 | 逻辑高(1'b1)指示同步头错误,元帧错误或CRC32错误状态。 | |
[9] | 模块锁定和帧锁定状态 | 逻辑高(1'b1)表明已经实现模块锁定和帧锁定。 | |
[19:10] | 未使用 |
名称 | 比特 | 功能 |
---|---|---|
rx_control | [0] | parallel_data[7:0]的XGMII控制信号 |
[1] | parallel_data[15:8]的XGMII控制信号 | |
[2] | parallel_data[23:16]的XGMII控制信号 | |
[3] | parallel_data[31:24]的XGMII控制信号 | |
[4] | parallel_data[39:32]的XGMII控制信号 | |
[5] | parallel_data[47:40]的XGMII控制信号 | |
[6] | parallel_data[55:48]的XGMII控制信号 | |
[7] | parallel_data[63:56]的XGMII控制信号 | |
[19:8] | 未使用 |
名称 | 比特 | 功能 | 说明 |
---|---|---|---|
rx_control | [1:0] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 |
[7:2] | 未使用 | ||
[9:8] | 同步头错误状态 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 | |
[19:10] | 未使用 |
名称 | 比特 | 功能 | 说明 |
---|---|---|---|
rx_control | [1:0] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 |
[7:2] | 未使用 | ||
[8] | 同步头错误状态 | 高电平有效状态信号指示一个同步头错误。 | |
[9] | 实现模块锁定 | 高电平有效状态信号指示模块锁定已经实现。 | |
[11:10] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 | |
[17:12] | 未使用 | ||
[18] | 同步头错误状态 | 高电平有效状态信号指示一个同步头错误。 | |
[19] | 实现模块锁定 | 高电平有效状态信号指示模块锁定已经实现。 |
名称 | 比特 | 功能 | 说明 |
---|---|---|---|
rx_control | [1:0] | 同步头 | 值为2'b01表明一个数据字。值为2'b10表明一个控制字。 |
[2] | 反转控制 | 逻辑低表示Enhanced PCS中的内置差异生成器模块保持运行差异。 |