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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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3.11.4. 混合和匹配示例
在Arria 10收发器体系结构中,单独的Native PHY IP core和PLL IP core方案支持很大的灵活性。共享PLL和重配置数据速率会很容易。下面的设计示例显示了PLL共享以及绑定和非绑定时钟配置。
图 200. 混合和匹配设计示例
PLL实例
在此示例中,使用了两个ATX PLL实例和五个fPLL实例。对每个PLL实例选择一个相应的参考时钟。IP Catalog列出了可用的PLL。
对PLL IP core使用以下的数据速率和配置设置:
- 收发器PLL实例0:输出时钟频率为6.25 GHz的ATX PLL
- 使能Master CGB和绑定输出时钟。
- 收发器PLL实例1:输出时钟频率为5.1625 GHz的fPLL
- 收发器PLL实例2:输出时钟频率为5.1625 GHz的fPLL
- 收发器PLL实例3:输出时钟频率为0.625 GHz的fPLL
- 选择Use as Transceiver PLL 选项。
- 收发器PLL实例4:输出时钟频率为2.5 GHz的fPLL
- 选择Enable PCIe* clock output port选项。
- 选择Use as Transceiver PLL选项。
- 将Protocol Mode设置为PCIe Gen2。
- 选择Use as Core PLL选项。
- 将Desired frequency设置为500 MHz,0 ps相移。
- 收发器PLL实例6:输出时钟频率为4 GHz的ATX PLL
- 使能Master CGB和绑定输出时钟。
- 选择Enable PCIe clock switch interface选项。
- 将Number of Auxiliary MCGB Clock Input ports设置为1。
Native PHY IP Core实例
在此示例中,使用了四个Transceiver Native PHY IP core实例和四个10GBASE-KR PHY IP实例。对PHY IP使用以下数据速率和配置设置:
- 包含一个10通道绑定组的12.5 Gbps Interlaken
- 从Arria 10 Transceiver Native PHY IP core GUI中设置Interlaken 10x12.5 Gbps preset。
- 请参考Interlaken以了解详细信息。
- 四个通道的定制多数据速率1.25G/9.8G/10.3125 Gbps非绑定组
- 将Number of data channels设置为4。
- 将TX channel bonding设置为Not Bonded。
- 在TX PMA选项卡下,将Number of TX PLL clock inputs per channel设置为3。
- 在RX PMA选项卡中,将Number of CDR reference clocks设置为3。
- 包含一个两通道非绑定组的1.25 Gbps Gigabit Ethernet
- 从Arria 10 Transceiver Native PHY IP core GUI中设置GIGE-1.25Gbps preset。
- 将Number of data channels更改为2。
- 包含一个8通道非绑定组的PCIe Gen3
- 从Arria 10 Transceiver Native PHY IP core GUI中设置PCIe PIPE Gen3x8 preset。
- 在TX Bonding options下,将PCS TX channel bonding master设置成channle 5。
注: PCS TX通道绑定主器件必须放置在收发器bank中的通道1或通道4中。在此示例中,绑定组的第5个通道被放置在收发器bank中的通道1中。
- 请参考PCI Express (PIPE)来了解更多信息。
- 4个通道的10.3125 Gbps 10GBASE-KR非绑定组
- 例化Arria 10 1G/10GbE和10GBASE-KR PHY IP四次,每个通道一个实例。
- 请参考10GBASE-KR PHY IP Core来了解更多信息。
PLL和时钟网络的连接指南
- 对于包括一个10通道绑定组的12.5 Gbps Interlaken,将tx_bonding_clocks连接到收发器PLL的tx_bonding_clocks输出端口。对所有10绑定通道进行此连接。此连接使用一个master CGB和x6/xN时钟线来达到绑定组中的所有通道。
- 连接10GBASE-KR PHY IP的前两个实例的tx_serial_clk端口到PLL实例1(5.1625 GHz的fPLL)的tx_serial_clk端口。该连接在收发器bank中使用x1时钟线。
- 连接10GBASE-KR PHY IP的其余两个实例的tx_serial_clk端口到PLL实例2(5.1625 GHz的fPLL)的tx_serial_clk端口。该连接在收发器bank中使用x1时钟线。
- 连接定制多数据速率PHY IP的三个tx_serial_clk端口,连接如下:
- 连接tx_serial_clk0端口到PLL实例2 (5.1625 GHz的fPLL)的tx_serial_clk端口。该PLL实例被两个10GBASE-KR PHY IP通道共享并且也在收发器bank中使用x1时钟线。
- 将1.25 Gbps Gigabit Ethernet非绑定PHY IP实例连接到PLL实例5的tx_serial_clk端口。进行两次这样的连接,每个通道一次。此连接在收发器bank中使用x1时钟线。
- 连接8通道PCIe Gen3绑定组:
- 将PHY IP的tx_bonding_clocks连接到Transceiver PLL Instance 6的tx_bonding_clocks 端口。 对8个绑定通道的每一个进行此连接。
- 将PHY IP的pipe_sw_done连接到transceiver PLL instance 6的pipe_sw端口。
- 将PLL instance 5的pll_pcie_clk端口连接到PHY IP的pipe_hclk_in端口。
- 将PLL instance 5的tx_serial_clk端口连接到PLL instance 6的mcgb_aux_clk0端口。此连接作为PCIe速度协商协议的一部分是必需的。