英特尔® Arria® 10收发器PHY用户指南

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ID 683617
日期 3/28/2022
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文档目录
文档目录 x
1. Arria® 10 收发器PHY概述 2. 实现Arria 10收发器中的协议 3. PLL和时钟网络 4. 复位收发器通道 5. Arria 10收发器PHY体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 调试收发器工具套件
1. Arria® 10 收发器PHY概述 x
1.1. 器件收发器布局 1.2. 收发器PHY体系结构概述 1.3. 校准 1.4. 英特尔Arria 10收发器PHY概述修订历史
1.1. 器件收发器布局 x
1.1.1. Arria® 10 GX器件收发器布局 1.1.2. 英特尔Arria 10 GT器件收发器布局 1.1.3. Arria® 10 GX和GT器件的封装详情 1.1.4. Arria® 10 SX器件收发器的布局 1.1.5. Arria® 10 SX器件的封装详情
1.2. 收发器PHY体系结构概述 x
1.2.1. 收发器Bank的体系结构 1.2.2. PHY层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块(CGB)
1.2.2. PHY层收发器组件 x
1.2.2.1. GX收发器通道 1.2.2.2. GT收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送(ATX) PLL 1.2.3.2. 小数分频PLL (fPLL) 1.2.3.3. 通道PLL (CMU/CDR PLL)
2. 实现Arria 10收发器中的协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Arria® 10 收发器协议和PHY IP支持 2.4. 使用 Arria® 10 收发器Native PHY IP内核 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. 其它协议 2.10. 仿真收发器Native PHY IP Core 2.11. 在英特尔Arria 10收发器中实现协议的修订历史
2.2. 收发器设计流程 x
2.2.1. 选择和例化PHY IP内核 2.2.2. 配置PHY IP内核 2.2.3. 生成PHY IP内核 2.2.4. 选择PLL IP内核 2.2.5. 配置PLL IP内核 2.2.6. 生成PLL IP内核 2.2.7. 复位控制器 2.2.8. 创建重配置逻辑 2.2.9. 连接PHY IP到PLL IP内核和复位控制器 2.2.10. 连接数据通路 2.2.11. 进行模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计的功能性
2.4. 使用 Arria® 10 收发器Native PHY IP内核 x
2.4.1. 预置(Preset) 2.4.2. 常规参数和数据通路参数 2.4.3. PMA参数 2.4.4. Enhanced PCS参数 2.4.5. Standard PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. Enhanced PCS端口 2.4.10. Standard PCS端口 2.4.11. IP内核文件位置 2.4.12. 未使用的收发器RX通道 2.4.13. 不支持的特性
2.4.9. Enhanced PCS端口 x
2.4.9.1. Enhanced PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和成帧层控制字 2.5.2. Interlaken配置时钟和绑定 2.5.3. 如何在Arria 10收发器中实现Interlaken 2.5.4. 设计实例 2.5.5. Interlaken的Native PHY IP参数设置
2.5.2. Interlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定方案 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定 2.5.2.2.2. RX多通道FIFO去偏斜状态机
2.6. Ethernet x
2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2 2.6.2. 10GBASE-R，10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant) 2.6.3. 10GBASE-KR PHY IP Core 2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core 2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core 2.6.6. XAUI PHY IP Core 2.6.7. 缩略语
2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2 x
2.6.1.1. GbE，GbE with IEEE 1588v2的8B/10B编码 2.6.1.2. GbE，GbE with IEEE 1588v2的字对齐 2.6.1.3. GbE，GbE with IEEE 1588v2的8B/10B解码 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Arria® 10 收发器中实现GbE，GbE with IEEE 1588v2 2.6.1.6. GbE和GbE with IEEE 1588v2的Native PHY IP参数设置
2.6.1.1. GbE，GbE with IEEE 1588v2的8B/10B编码 x
2.6.1.1.1. GbE，GbE with IEEE 1588v2中的8B/10B编码器的复位条件
2.6.2. 10GBASE-R，10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant) x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R 2.6.2.3. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和10GBASE-R with IEEE 1588v2收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.6.3. 10GBASE-KR PHY IP Core x
2.6.3.1. 10GBASE-KR PHY发布信息 2.6.3.2. 10GBASE-KR PHY的性能和资源使用情况 2.6.3.3. 10GBASE-KR功能说明 2.6.3.4. 参数化10GBASE-KR PHY 2.6.3.5. 10GBASE-KR PHY接口 2.6.3.6. Avalon存储器映射接口寄存器 2.6.3.7. 创建10GBASE-KR设计 2.6.3.8. 设计示例 2.6.3.9. 仿真支持
2.6.3.4. 参数化10GBASE-KR PHY x
2.6.3.4.1. 常规选项(General Options) 2.6.3.4.2. 10GBASE-R参数 2.6.3.4.3. 10GBASE-KR自动协商和链路训练参数 2.6.3.4.4. 10GBASE-KR可选参数 2.6.3.4.5. 速度检测参数
2.6.3.5. 10GBASE-KR PHY接口 x
2.6.3.5.1. 时钟和复位接口 2.6.3.5.2. 数据接口 2.6.3.5.3. 到标准SDR XGMII数据的XGMII映射 2.6.3.5.4. 串行数据接口 2.6.3.5.5. 控制和状态接口 2.6.3.5.6. 动态重配置接口
2.6.3.6. Avalon存储器映射接口寄存器 x
2.6.3.6.1. 10GBASE-KR PHY寄存器定义 2.6.3.6.2. 硬核收发器PHY寄存器 2.6.3.6.3. Enhanced PCS寄存器 2.6.3.6.4. PMA寄存器
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core x
2.6.4.1. 1G/10GbE PHY发布信息 2.6.4.2. 1G/10GbE PHY的性能和资源使用情况 2.6.4.3. 1G/10GbE PHY功能描述 2.6.4.4. 时钟和复位接口 2.6.4.5. 参数化1G/10GbE PHY 2.6.4.6. 1G/10GbE PHY接口 2.6.4.7. Avalon存储器映射接口寄存器 2.6.4.8. 创建一个1G/10GbE设计 2.6.4.9. 设计指南 2.6.4.10. 通道布局指南 2.6.4.11. 设计示例 2.6.4.12. 仿真支持 2.6.4.13. TimeQuest时序约束
2.6.4.5. 参数化1G/10GbE PHY x
2.6.4.5.1. 常规选项(General Options) 2.6.4.5.2. 10GBASE-R参数 2.6.4.5.3. 10M/100M/1Gb Ethernet参数 2.6.4.5.4. 速度检测参数 2.6.4.5.5. PHY模拟参数
2.6.4.6. 1G/10GbE PHY接口 x
2.6.4.6.1. 时钟和复位接口 2.6.4.6.2. 数据接口 2.6.4.6.3. 到标准SDR XGMII数据的XGMII映射 2.6.4.6.4. GMII接口 2.6.4.6.5. 串行数据接口 2.6.4.6.6. 控制和状态接口 2.6.4.6.7. MII 2.6.4.6.8. 动态重配置接口
2.6.4.7. Avalon存储器映射接口寄存器 x
2.6.4.7.1. 1G/10GbE寄存器定义 2.6.4.7.2. 硬核收发器PHY寄存器 2.6.4.7.3. Enhanced PCS寄存器 2.6.4.7.4. Arria 10 GMII PCS寄存器 2.6.4.7.5. PMA寄存器 2.6.4.7.6. 速度切换汇总
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core x
2.6.5.1. 关于1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core 2.6.5.2. 使用IP Core 2.6.5.3. 功能描述 2.6.5.4. 配置寄存器 2.6.5.5. 接口信号
2.6.5.1. 关于1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core x
2.6.5.1.1. 功能特性 2.6.5.1.2. 发布信息 2.6.5.1.3. 器件系列支持 2.6.5.1.4. 资源使用
2.6.5.2. 使用IP Core x
2.6.5.2.1. 参数设置
2.6.5.3. 功能描述 x
2.6.5.3.1. 时钟和复位顺序 2.6.5.3.2. 时序约束(Timing Constraints) 2.6.5.3.3. 切换操作速度
2.6.5.4. 配置寄存器 x
2.6.5.4.1. 寄存器映射 2.6.5.4.2. 配置寄存器
2.6.5.5. 接口信号 x
2.6.5.5.1. 时钟和复位信号 2.6.5.5.2. 操作模式和速度信号 2.6.5.5.3. GMII信号 2.6.5.5.4. XGMII信号 2.6.5.5.5. 状态信号 2.6.5.5.6. 串行接口信号 2.6.5.5.7. 收发器状态和重配置信号 2.6.5.5.8. Avalon存储器映射接口信号
2.6.6. XAUI PHY IP Core x
2.6.6.1. XAUI配置中的收发器数据路径 2.6.6.2. XAUI支持的特性 2.6.6.3. XAUI PHY发布信息 2.6.6.4. XAUI PHY器件系列支持 2.6.6.5. XAUI配置中的收发器时钟和通道布局指南 2.6.6.6. XAUI PHY性能和资源使用情况 2.6.6.7. 参数化XAUI PHY 2.6.6.8. XAUI PHY端口 2.6.6.9. XAUI PHY接口 2.6.6.10. XAUI PHY寄存器接口和寄存器说明 2.6.6.11. XAUI PHY Timing Analyzer SDC约束
2.6.6.7. 参数化XAUI PHY x
2.6.6.7.1. XAUI PHY常规参数 2.6.6.7.2. XAUI PHY高级选项参数
2.6.6.9. XAUI PHY接口 x
2.6.6.9.1. SDR XGMII TX接口 2.6.6.9.2. SDR XGMII RX接口 2.6.6.9.3. 收发器串行数据接口 2.6.6.9.4. XAUI PHY时钟、复位和断电(powerdown)接口 2.6.6.9.5. XAUI PHY PMA通道控制器接口 2.6.6.9.6. XAUI PHY可选的PMA控制和状态接口
2.7. PCI Express* (PIPE) x
2.7.1. PIPE的收发器通道数据路径 2.7.2. 受支持的PIPE特性 2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. PIPE的fPLL IP Core参数设置 2.7.7. PIPE的ATX PLL IP Core参数设置 2.7.8. PIPE的Native PHY IP端口 2.7.9. PIPE的fPLL端口 2.7.10. PIPE的ATX PLL端口 2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis) 2.7.12. 如何对PIPE配置布局通道 2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡 Phase 0 Phase 1 Phase 2 (可选) Phase 3 (可选) 调整链路的建议 2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.7.2. 受支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性 2.7.2.2. Gen3特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)与Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe*反向并行环回
2.7.2.2. Gen3特性 x
2.7.2.2.1. 自动速度协商 2.7.2.2.2. 速率切换 2.7.2.2.3. Gen3发送器电路空闲生成 2.7.2.2.4. Gen3时钟补偿 2.7.2.2.5. Gen3电源状态管理 2.7.2.2.6. CDR控制 2.7.2.2.7. 齿轮箱(Gearbox)
2.7.12. 如何对PIPE配置布局通道 x
2.7.12.1. 绑定配置中的主通道
2.8. CPRI x
2.8.1. CPRI的收发器通道数据路径和时钟 2.8.2. CPRI的支持特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Arria® 10 收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. CPRI的收发器通道数据路径和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商
2.8.2. CPRI的支持特性 x
2.8.2.1. CPRI的确定性延迟模式下的字对齐器
2.8.2.1. CPRI的确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其它协议 x
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 2.9.3. 实现Arria 10 GT通道的设计考量 2.9.4. 如何实现PCS Direct Transceiver Configuration Rule (PCS Direct收发器配置规则)
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 x
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则 2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟 2.9.1.4. Enhanced PCS FIFO操作 2.9.1.5. TX Data Bitslip(TX数据比特滑移) 2.9.1.6. TX数据极性反转 2.9.1.7. RX Data Bitslip(RX数据比特滑移) 2.9.1.8. RX数据极性反转
2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 x
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode) 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转 2.9.2.6. RX字节反转 2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO 2.9.2.8. 速率匹配FIFO基本(双宽度)模式 2.9.2.9. 8B/10B编码器和解码器 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在基本模式下使能低延时 2.9.2.12. TX比特滑移(TX Bit Slip) 2.9.2.13. TX极性倒转 2.9.2.14. TX比特反转(TX Bit Reversal) 2.9.2.15. TX字节反转 2.9.2.16. 如何在 Arria® 10 收发器中实现Basic，Basic with Rate Match收发器配置规则 2.9.2.17. Basic，Basic with Rate Match配置的Native PHY IP参数设置
2.9.3. 实现Arria 10 GT通道的设计考量 x
2.9.3.1. 收发器PHY IP 2.9.3.2. PLL和GT收发器通道时钟线 2.9.3.3. 复位控制器 2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计 2.9.3.5. Arria 10 GT通道使用
2.10. 仿真收发器Native PHY IP Core x
2.10.1. NativeLink仿真流程 2.10.2. Scripting IP仿真 2.10.3. 定制仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim*仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim* RTL仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. Scripting IP仿真 x
2.10.2.1. 生成一个组合的仿真器设置脚本
2.10.3. 定制仿真流程 x
2.10.3.1. 如何使用仿真库编译器 2.10.3.2. 定制仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA架构-收发器接口时钟 3.6. 发送器数据路径接口时钟 3.7. 接收器数据路径接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定(Channel Bonding) 3.10. PLL反馈和级联时钟网络 3.11. 使用PLL和时钟网络 3.12. PLL和时钟网络修订历史
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时的发送PLL间距指南 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. 例化ATX PLL IP Core 3.1.2.2. ATX PLL IP Core
3.1.3. fPLL x
3.1.3.1. 例化fPLL IP Core 3.1.3.2. fPLL IP Core
3.1.4. CMU PLL x
3.1.4.1. 例化CMU PLL IP Core 3.1.4.2. CMU PLL IP Core
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的全局时钟或内核时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN时钟线 3.3.4. GT时钟线
3.9. 通道绑定(Channel Bonding) x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. PCS绑定通道的布局限制 3.9.4. 选择通道绑定方案 3.9.5. 偏斜计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. 使用PLL和时钟网络 x
3.11.1. 非绑定配置(Non-bonded Configurations) 3.11.2. 绑定配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配示例 3.11.5. 时序收敛建议
3.11.1. 非绑定配置(Non-bonded Configurations) x
3.11.1.1. 实现单通道x1非绑定配置 3.11.1.2. 实现多通道x1非绑定配置 3.11.1.3. 实现多通道xN非绑定配置
3.11.2. 绑定配置 x
3.11.2.1. 实现x6/xN绑定模式 3.11.2.2. 实现PLL反馈补偿绑定模式
4. 复位收发器通道 x
4.1. 何时需要复位？ 4.2. 收发器PHY实现 4.3. 如何进行复位？ 4.4. 使用Transceiver PHY Reset Controller 4.5. 使用一个用户编码的复位控制器 4.6. 合并状态或PLL锁定信号 4.7. Bonded PCS和PMA通道的时序约束 4.8. 复位收发器通道修订历史
4.3. 如何进行复位？ x
4.3.1. 模型1: 默认模型(Model 1: Default Model) 4.3.2. 模型2: 确认模型(Model 2: Acknowledgment Model) 4.3.3. 受复位(reset)和断电(powerdown)信号影响的收发器模块
4.3.1. 模型1: 默认模型(Model 1: Default Model) x
4.3.1.1. 所建议的复位序列 4.3.1.2. 器件操作期间复位发送器 4.3.1.3. 器件操作期间复位接收器 4.3.1.4. 器件操作期间复位收发器 4.3.1.5. 使用默认模型进行通道的动态重配置
4.3.2. 模型2: 确认模型(Model 2: Acknowledgment Model) x
4.3.2.1. 建议的复位序列 4.3.2.2. 器件操作期间复位发送器 4.3.2.3. 器件操作期间复位接收器 4.3.2.4. 使用确认模型进行发送器通道的动态重配置 4.3.2.5. 使用确认模型(acknowledgment model)进行接收器通道的动态重配置
4.4. 使用Transceiver PHY Reset Controller x
4.4.1. Transceiver PHY Reset Controller IP的参数设置 4.4.2. Transceiver PHY Reset Controller参数 4.4.3. Transceiver PHY Reset Controller接口 4.4.4. Transceiver PHY Reset Controller的资源使用
4.5. 使用一个用户编码的复位控制器 x
4.5.1. 用户编码的复位控制器信号
5. Arria 10收发器PHY体系结构 x
5.1. Arria® 10 PMA体系结构 5.2. Arria 10 Enhanced PCS体系结构 5.3. Arria® 10 Standard PCS体系结构 5.4. Arria 10 PCI Express* Gen3 PCS体系结构 5.5. 英特尔Arria 10收发器PHY体系结构修订历史
5.1. Arria® 10 PMA体系结构 x
5.1.1. 发送器 5.1.2. 串化器 5.1.3. 发送器缓冲器 5.1.4. 接收器 5.1.5. 接收器缓冲器 5.1.6. 时钟数据恢复(CDR)单元 5.1.7. 解串器 5.1.8. 环回
5.1.3. 发送器缓冲器 x
5.1.3.1. 高速差分I/O 5.1.3.2. 可编程的输出差分电压 5.1.3.3. 可编程预加重 5.1.3.4. 配电网络(PDN)引起的符号间干扰(ISI)补偿 5.1.3.5. 可编程的发送器片上终端(OCT)
5.1.5. 接收器缓冲器 x
5.1.5.1. 可编程的共模电压(VCM) 5.1.5.2. 可编程的差分片上终端(OCT) 5.1.5.3. 信号检测器 5.1.5.4. 连续时间线性均衡 (CTLE) 5.1.5.5. 可变增益放大器(VGA) 5.1.5.6. 判定反馈均衡(DFE) 5.1.5.7. 如何使能CTLE和DFE
5.1.6. 时钟数据恢复(CDR)单元 x
5.1.6.1. Lock-to-Reference模式 5.1.6.2. Lock-to-Data模式 5.1.6.3. CDR锁定模式
5.2. Arria 10 Enhanced PCS体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken帧生成器 5.2.1.3. Interlaken CRC-32 生成器 5.2.1.4. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.5. 码型生成器 5.2.1.6. 加扰器(Scrambler) 5.2.1.7. Interlaken差异生成器 5.2.1.8. TX Gearbox，TX Bitslip和极性反转 5.2.1.9. KR FEC模块
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. 相位补偿(Phase Compensation)模式 5.2.1.1.2. 寄存器(Register)模式 5.2.1.1.3. Interlaken模式 5.2.1.1.4. 基本(Basic)模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器(在Enhanced PCS和Standard PCS之间共享) 5.2.1.5.2. 伪随机码型生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX Gearbox，RX Bitslip和极性反转 5.2.2.2. 模块同步器(Block Synchronizer) 5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker) 5.2.2.4. 解扰器(Descrambler) 5.2.2.5. Interlaken帧同步器 5.2.2.6. 64B/66B解码器和接收器状态机(RX SM) 5.2.2.7. 伪随机码型验证器 5.2.2.8. 10GBASE-R误码率(BER)检查器 5.2.2.9. Interlaken CRC-32检查器 5.2.2.10. Enhanced PCS RX FIFO 5.2.2.11. RX KR FEC模块
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM) x
5.2.2.6.1. PRBS检查器
5.2.2.10. Enhanced PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器模式(Register Mode) 5.2.2.10.3. Interlaken模式 5.2.2.10.4. 10GBASE-R模式 5.2.2.10.5. 基本模式(Basic Mode)
5.3. Arria® 10 Standard PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO(与Enhanced PCS和PCIe* Gen3 PCS共享) 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列(PRBS)生成器 5.3.1.6. TX比特滑移(TX Bit Slip)
5.3.1.1. TX FIFO(与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.1.1.1. TX FIFO低延时模式 5.3.1.1.2. TX FIFO寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定的字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. Byte Serializer Serialize x2模式 5.3.1.2.4. Byte Serializer Serialize x4模式
5.3.1.3. 8B/10B编码器 x
5.3.1.3.1. 8B/10B编码器控制代码编码 5.3.1.3.2. 8B/10B编码器复位条件 5.3.1.3.3. 8B/10B编码器空闲字符替换功能 5.3.1.3.4. 8B/10B编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B编码器比特反转功能 5.3.1.3.6. 8B/10B编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX极性反转功能 5.3.2.3. 速率匹配FIFO 5.3.2.4. 8B/10B解码器 5.3.2.5. 伪随机二进制序列(PRBS)检查器 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享)
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器比特滑移模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器RX比特反转功能 5.3.2.1.7. 字对齐器RX字节反转功能
5.3.2.4. 8B/10B解码器 x
5.3.2.4.1. 8B/10B解码器控制代码编码 5.3.2.4.2. 8B/10B解码器运行差异检查器功能
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. Byte Deserializer Deserialize x2模式 5.3.2.6.3. Byte Deserializer Deserialize x4模式 5.3.2.6.4. 绑定的字节解串器(Bonded Byte Deserializer)
5.3.2.7. RX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.2.7.1. RX FIFO低延时模式 5.3.2.7.2. RX FIFO寄存器模式
5.4. Arria 10 PCI Express* Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX FIFO (与Standard PCS和Enhanced PCS共享) 5.4.1.2. 齿轮箱(Gearbox)
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配FIFO 5.4.2.3. RX FIFO (与Standard PCS和Enhanced PCS共享)
5.4.3. PIPE接口 x
5.4.3.1. 自动速度协商(Auto Speed Negotiation) 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和PLL模块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles) 6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer) 6.6. 仲裁(Arbitration) 6.7. 关于动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP Core指导的重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改PMA模拟参数 6.13. 端口和参数 6.14. 多个IP模块之间的动态重配置接口合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Arria® 10 收发器寄存器映射 6.20. 重配置接口和动态重配置修订历史
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口进行读取 6.2.2. 写入到重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX参考时钟切换 6.11.2.2. fPLL参考时钟切换 6.11.2.3. CDR和CMU参考时钟切换
6.12. 更改PMA模拟参数 x
6.12.1. 使用直接重配置流程更改VOD、预加重 6.12.2. 使用直接重配置流程在手动模式下更改CTLE设置 6.12.3. 在触发自适应模式下的CTLE设置 6.12.4. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Native PHY Debug Master Endpoint 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. 功能寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS软核累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 在非绑定设计中使能PRBS数据生成器 6.16.1.2. 在绑定设计中使能PRBS数据生成器 6.16.1.3. 在非绑定设计中使能PRBS数据检查器 6.16.1.4. 在绑定设计中使能PRBS检查器 6.16.1.5. 禁用/使能PRBS码型反转
6.16.1.1. 在非绑定设计中使能PRBS数据生成器 x
6.16.1.1.1. 在非绑定设计中使能PRBS9和PRBS31码型生成器的示例
6.16.1.2. 在绑定设计中使能PRBS数据生成器 x
6.16.1.2.1. 在绑定设计中使能PRBS9和PRBS31码型生成器的示例
6.16.1.3. 在非绑定设计中使能PRBS数据检查器 x
6.16.1.3.1. 使能PRBS数据检查器的示例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型模式
7. 校准 x
7.1. 使用PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准示例 7.6. 校准修订历史
7.2. 校准寄存器 x
7.2.1. Avalon存储器映射接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. 功能寄存器 7.2.6. 速率切换标志寄存器
7.4. 用户重新校准 x
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准 x
7.4.1.1. 用户重新校准
7.5. 校准示例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用Assignment Editor进行模拟参数设置 8.2. 使用已知的assignment更新Quartus设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器RX通道设置 8.11. 模拟参数设置修订历史
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置 8.5.3. 判定反馈均衡器(DFE)设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. 判定反馈均衡器(DFE)设置 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 调试收发器工具套件 x
9.1. 收发器工具套件GUI 9.2. 收发器调试流程演练 9.3. 链接多个FPGA的硬件资源 9.4. 处理常见错误 9.5. 调试收发器工具套件修订历史
9.1. 收发器工具套件GUI x
9.1.1. Main View功能
9.2. 收发器调试流程演练 x
9.2.1. 使能收发器工具套件支持 9.2.2. 将设计编程到一个英特尔 FPGA中 9.2.3. 将设计加载到收发器工具套件中 9.2.4. 创建收发器链路 9.2.5. 运行链路测试
9.2.4. 创建收发器链路 x
9.2.4.1. 收发器工具套件参数设置 9.2.4.2. 验证硬件连接
9.2.5. 运行链路测试 x
9.2.5.1. 运行BER测试 9.2.5.2. 链路优化测试
9.3. 链接多个FPGA的硬件资源 x
9.3.1. 将一个设计链接到一个器件 9.3.2. 将两个设计链接到两个器件 9.3.3. 在两个器件上链接一个设计 9.3.4. 在独立的板级上链接设计和器件
1. Arria® 10 收发器PHY概述
2. 实现Arria 10收发器中的协议
3. PLL和时钟网络
4. 复位收发器通道
5. Arria 10收发器PHY体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
9. 调试收发器工具套件

2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡

由于数据速率、通道特征、接收器设计和工艺变化，Gen3模式要求TX和RX链路均衡。链路均衡使Endpoint和Root Port能够调整每个通道的TX和RX设置以提高信号质量。此进程生成一个小于10-12的Bit Error Rate (BER)的Gen3链路。

关于8.0 GT/s数据速率的四级链路均衡过程的详细信息，请参考 PCI Express* Base Specification, Rev 3.0中的Section 4.2.3。一个新的LTSSM状态(Recovery.Equalization with Phases 0–3)反映了Gen3均衡的进展。链路均衡的phase 2和phase 3是可选的。每个链路必须经过所有四个阶段，即便没有出现任何调整。如果跳过Phase 2和Phase 3，那么就会以链路BER优化为代价来加速链路训练。

Phase 0

Phase 0包括以下步骤：

  1. 上游组件通过发送包括下游组件的起始预置(starting preset)的EQ TS2训练集，在Recovery.Rcvrconfig期间进入均衡的Phase 0。EQ TS2训练集可以以2.5 GT/s或5 GT/s发送。
  2. 下游组件在以8 GT/s退出Recovery.Speed后进入均衡的Phase 0。下游组件接收来自训练序列的起始预置(starting preset)，并将它们应用到发送器。此时，上游组件已经进入Phase 1并以8 GT/s运行。
  3. 若要进入Phase 1，接收器必须有BER < 10-4。接收器应该能够解码足够多的连续训练序列。
  4. 若要进入Equalization Phase 1，下游组件必须检测Equalization Control (EC)比特设置为2’b01的训练集。

Phase 1

在均衡过程的Phase 1中，链路搭档交换Full Swing (FS)和Low Frequency (LF)信息。这些值代表TX系数的上限和下限。接收器使用此信息来计算和请求下一组发送器系数。

  1. 当在所有通道上都捕捉到了设置为1’b0的EC比特的训练集时，上游组件就会移到EQ Phase 1。它还发送EC=2’b10，起始前光标，主光标和后光标系数。
  2. 下游组件在检测到这些新的训练集后移到EQ Phase 2。
使用pipe_g3_txdeemph[17:0]端口来选择发送器去加重。这18个比特指定以下系数：
  • [5:0]: C-1
  • [11:6]: C0
  • [17:12]: C+1

请参考到TX去加重的预置映射来了解预置与TX去加重之间的映射。

Phase 2 (可选)

在Phase 2，Endpoint调整Root Port的TX系数。TS1 Use Preset比特决定Endpoint对粗分辨率使用预置，还是对精细分辨率使用系数。

如果您使用PHY IP Core for PCI Express (PIPE)作为Root Port，那么Endpoint能够调整Root Port TX系数。

调整流程通常包括以下步骤：

  1. Endpoint接收来自(Root Port发送的)Phase 2训练集的起始预置。
  2. Endpoint接收器中的电路决定BER。它使用FS和LF计算下一个发送器系数集。它也在Training Sets中嵌入此信息，使Link Partner应用到其发送器。
    Root Port解码这些系数和预置，对三个发送器系数规则进行合法性检查，将设置应用到它的发送器上，并将它们发送到Training Sets中。英特尔器件显示的默认Full Swing (FS)值为60，Low Frequency (LF)为20。发送器系数的三个规则是：
    1. |C-1| <= Floor (FS/4)
    2. |C-1|+C0+|C+1| = FS
    3. C0-|C-1|-|C+1 |>= LF

    其中C0是主光标(main cursor) (boost)，C-1是前光标(pre-cursor) (pre-shoot)，C+1是后光标(post-cursor)(de-emphasis)。

  3. 重复此过程，直到下游组件的接收器达到BER < 10-12。

Phase 3 (可选)

在此阶段，Root Port调整Endpoint的发送器。此过程类似于Phase 2，但以相反的方向运行。

Phase 3调整完成后，Root Port移至Recovery.RcvrLock，发送EC=2’b00和Phase 2中确定的最终系数或者预置。Endpoint使用Phase 3中确定的最终系数或者预置移至Recovery.RcvrLock。

调整链路的建议

为提高接收器的BER，英特尔建议您在Phase 2 Equalization for Endpoints或Phase 3 Equalization for Root Ports期间在触发模式下开启CTLE。

使用端口pipe_g3_txdeemph[17:0]发送对应于Gen3 presets的系数。英特尔建议发送Preset P8系数，使A10接收器能够成功地恢复数据。pipe_g3_txdeemph用于在均衡期间选择链路搭档的发送器去加重。

使用端口pipe_g3_rxpresethint[2:0]在均衡阶段开启触发模式的CTLE。

表 197.  支持Gen3设计的Gen1/Gen2速度的CTLE模式使用此表来驱动pipe_g3_rxpresethint端口，当运行在支持Gen3设计的Gen1/Gen2速度上时将CTLE设置成手动模式。
运行在Gen1/Gen2速度上的支持Gen3的设计(在以下操作过程中) 受支持的CTLE - mode Manual。如要在手动模式下使用CTLE，需要进行如下设置
上电
  • 上电期间，设置pipe_g3_rxpresethint[2:0] = 3’b000
  • 您可以使用Quartus设置的默认CTLE 4S AC Gain (或者)
  • 使用QSF assignments设置manual CTLE 4S AC Gain
下训到Gen1/Gen2 (引导或非引导)和Gen3的后续重输入
  • 在Gen1/2输入上，设置pipe_g3_rxpresethint[2:0] = 3’b000
  • 您可以使用Quartus设置的默认CTLE 4S AC Gain (或者)
  • 使用QSF assignments设置manual CTLE 4S AC Gain
下训到Gen1/Gen2
  • 在Gen1/2输入上，设置pipe_g3_rxpresethint[2:0] = 3’b000
  • 您可以使用Quartus设置的默认CTLE 4S AC Gain (或者)
  • 使用QSF assignments设置manual CTLE 4S AC Gain
注： 英特尔不支持在自适应模式下对Gen1/Gen2速度使用CTLE。您必须在手动模式下使用CTLE。
表 198.  支持Gen3设计的Gen3速度的CTLE模式使用此表来驱动pipe_g3_rxpresethint端口，当运行在支持Gen3设计的Gen3速度上时将CTLE模式设置成自适应(adaptation)模式。
运行在Gen3速度上的支持Gen3的设计(在以下操作过程中) 受支持的CTLE - mode Triggered adaptation。若要在自适应模式下使用CTLE，需要进行如下设置
Gen3的第一次输入
  • 在EQ Phase2/3中，当远端TX preset/coefficient请求完成后，设置pipe_g3_rxpresethint = 3’b111，链路需要保持在Recovery至少12ms，以用于CTLE自适应
  • 如果在EQ阶段没有足够的时间，那么在EQ后可将延迟插入到Recovery.RcvrLock
  • 然后，pipe_g3_rxpresethint应该保持为3’b111，用于Recovery中的Gen3
在Gen3中重新执行EQ
  • 在EQ Phase2/3输入上，pipe_g3_rxpresethint应该设置为3’b000
  • 使用与第一次链接到Gen3相同的步骤
下训到Gen1/Gen2 (引导或非引导)后的Gen3的重输入
  • 在Gen3的下一个输入上，当存在有效数据时，设置pipe_g3_rxpresethint[2:0] = 3’b111，并且在 Recovery状态下等待12ms，以实现CTLE自适应
注：

英特尔建议对Gen3速度使用自适应模式的CTLE。如果想要对Gen3速度使用手动模式的CTLE，那么必须设置pipe_g3_rxpresethint[2:0] = 3’b000，并且设置CTLE 4S AC gain值。

  • 您可以使用Quartus设置的默认CTLE 4S AC Gain (或者)
  • 使用QSF assignments设置manual CTLE 4S AC Gain
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