仅对英特尔可见 — GUID: nik1415328696727
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6.17. 时序收敛建议
执行动态重配置时,您必须:
- 包括对PCS-FPGA架构接口上所有已修改或目标配置创建其他时钟的约束。基础配置时钟由Quartus Prime软件创建。这些时钟使能Quartus Prime软件对所有收发器配置及其相应FPGA架构内核逻辑块执行静态时序分析。
- 在PCS – FPGA架构接口和内核逻辑之间包括了所需要的伪路径。
例如:可以执行动态重配置,使用多个重配置设置文件功能将数据通路从Standard PCS切换到Enhanced PCS。在下面的实例中,基本配置使用Standard PCS (数据速率 = 1.25 Gbps,PCS-PMA宽度 = 10)并驱动FPGA架构中的内核逻辑A。目标配置或修改的配置被配置以使用Enhanced PCS (数据速率 = 12.5 Gbps,PCS-PMA宽度 = 64)并驱动FPGA架构中的内核逻辑B。
要使Quartus Prime软件能够在这个实例中更准确地收敛时序,必须创建下面的约束:
- create_clock -name tx_clkout_enh -period 5.12 [get_pins {native_inst|xcvr_native_a10_0|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_tx_pld_pcs_interface.inst_twentynm_hssi_tx_pld_pcs_interface|pld_pcs_tx_clk_out}] -add
此约束创建tx_clkout时钟,用于同步FPGA架构中的内核逻辑B。
- create_clock -name rx_clkout_enh –period 5.12 [get_pins {native_inst|xcvr_native_a10_0|g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_rx_pld_pcs_interface.inst_twentynm_hssi_rx_pld_pcs_interface|pld_pcs_rx_clk_out}] -add
此约束创建rx_clkout时钟,用于同步FPGA架构中的内核逻辑B。
- set_false_path -from [get_clocks {tx_clkout_enh}] -to [get_registers <Core Logic A>]
基于时钟是如何在设计中进行连接的,您可能需要包括额外的约束从内核逻辑到时钟来设置寄存器中的伪路径。
- set_false_path -from [get_clocks {rx_clkout_enh}] -to [get_registers <Core Logic A>]
基于时钟是如何在设计中进行连接的,您可能需要包括额外的约束从内核逻辑到时钟来设置寄存器中的伪路径。
- set_false_path -from [get_clocks {tx_clkout}] -to [get_registers <Core Logic B>]
基于时钟是如何在设计中进行连接的,您可能需要包括额外的约束从内核逻辑到时钟来设置寄存器中的伪路径。
- set_false_path -from [get_clocks {rx_clkout}] -to [get_registers <Core Logic B>]
基于时钟是如何在设计中进行连接的,您可能需要包括额外的约束从内核逻辑到时钟来设置寄存器中的伪路径。
注: 如果任何设置档或配置切换包括从FIFO切换到寄存器模式,那么应该在PCS-PMA接口寄存器和内核逻辑之间设置伪路径,因为共享时钟点在PCS-PMA接口内。
例如:上面实例中的基本配置被配置成用于Register Mode中的TX和RX FIFO,那么需要创建下面的约束:
- set_false_path -from [get_registers {native:native_inst|native_altera_xcvr_native_a10_150_lzjn6xi:xcvr_native_a10_0|twentynm_xcvr_native:g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_rev_20nm5es:twentynm_xcvr_native_inst|twentynm_pcs_rev_20nm5es:inst_twentynm_pcs|gen_twentynm_hssi_tx_pld_pcs_interface.inst_twentynm_hssi_tx_pld_pcs_interface~pma_tx_pma_clk_reg.reg}] -to [get_registers <Core Logic B>]
- set_false_path -from [get_registers {native:native_inst|native_altera_xcvr_native_a10_150_lzjn6xi:xcvr_native_a10_0|twentynm_xcvr_native:g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_rev_20nm5es:twentynm_xcvr_native_inst|twentynm_pcs_rev_20nm5es:inst_twentynm_pcs|gen_twentynm_hssi_rx_pld_pcs_interface.inst_twentynm_hssi_rx_pld_pcs_interface~pma_rx_pma_clk_reg.reg}] -to [get_registers <Core Logic B>]