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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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3.11.2.2. 实现PLL反馈补偿绑定模式
在该绑定模式中,xN绑定模式的通道跨度限制被移除。这是通过将所有通道划分成多个绑定组来实现的。
图 198. PLL反馈补偿绑定的PHY IP Core和PLL IP Core连接
数据速率受限于x6网络速度限制。使用PLL反馈补偿绑定的一个缺点是它消耗更多的PLL资源。每个收发器bank消耗一个PLL和一个主CGB。
在PLL反馈补偿绑定模式中,N计数器(参考时钟分频器)被旁路,以确保最小化绑定组中的PLL之间的参考时钟偏斜。因为N计数器被旁路,所以PLL参考时钟对于任何给定的数据速率都有一个固定值。
PLL IP Core Parameter Editor窗口的PLL reference clock frequency下拉菜单中显示所需的数据速率。
实现一个PLL反馈补偿绑定配置的步骤
- 例化您想要在设计中使用的PLL IP core (ATX PLL或fPLL)。请参考例化ATX PLL IP Core或例化fPLL IP Core以了解详细步骤。因为CMU PLL不能驱动主CGB,所以只有ATX PLL或fPLL可用于反馈补偿绑定。
- 使用IP Parameter Editor配置PLL IP core。
- 如果使用ATX PLL,需进行下列配置设置:
- Master Clock Generation Block选项卡下
- 使能Include Master Clock Generation Block。
- 选择ON, 开启Enable Bonding Clock output ports。
- 选择ON,开启Enable feedback compensation bonding。
- Dynamic Reconfiguration选项卡下
- 选择ON,开启Enable dynamic reconfiguration
- Master Clock Generation Block选项卡下
- 如果使用fPLL,需要进行下列配置设置:
- PLL选项卡下
- 将PLL Feedback type设置为feedback compensation bonding。
- Master Clock Generation Block选项卡下
- 选择ON, 开启Enable Bonding Clock output ports。
- Dynamic Reconfiguration选项卡下
- 选择ON,开启Enable dynamicreconfiguration
- PLL选项卡下
- 如果使用ATX PLL,需进行下列配置设置:
- 使用IP Parameter Editor配置Native PHY IP
- 将Native PHY IP core TX Channel bonding mode设置为 PMA bonding或者PMA/PCS bonding。
- 选择ON,开启Enable dynamic reconfiguration
- 创建一个顶层封装器(wrapper),将PLL IP core和Native PHY IP core连接在一起。
- 在这种情况下,PLL IP core有宽度[5:0]的tx_bonding_clocks输出总线。
- Native PHY IP core有宽度[5:0]的tx_bonding_clocks输入总线乘以收发器bank中的通道数(收发器bank中6个通道)。
- 与x6/xN绑定模式不同,对于此模式,PLL应该被例化多次。(每个收发器bank需要一个PLL作为绑定组的一部分。)为使用的每个收发器bank例化一个PLL。
- 从每个PLL将tx_bonding_clocks输出连接到相同收发器bank中的(高达)6个通道。
- 通过对绑定组中使用的收发器通道绑定数复制PLL[5:0]的输出而将PLL IP core连接到PHY IP core。
上电校准后重新校准PLL的步骤
- 动态重配置PLL将主CGB反馈改为PLL反馈。
- 对于ATX PLL,Read-Modify-Write 0x1到ATX PLL的偏移地址0x110[2]。
- 对于fPLL,Read-Modify-Write 0x1到fPLL偏移地址0x126[0]。
- 重新校准PLL。
- 重新校准完成后,确保PLL完成锁定。动态重配置PLL改换回主CGB反馈。
- 对于ATX PLL,Read-Modify-Write 0x0到ATX PLL的偏移地址0x110[2]。
- 对于fPLL,Read-Modify-Write 0x0到fPLL的偏移地址0x126[0]。
- 重新校准由ATX PLL或fPLL驱动的全部绑定通道的TX PMA。
注: 对于这个10通道实例,两个ATX PLL被例化。Native PHY IP core的tx_bonding_clocks的6个通道被连接到第一个ATX PLL,其余四个通道被连接到第二个ATX PLL的tx_bonding_clock输出。