英特尔® Arria® 10收发器PHY用户指南

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ID 683617
日期 3/28/2022
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文档目录
文档目录 x
1. Arria® 10 收发器PHY概述 2. 实现Arria 10收发器中的协议 3. PLL和时钟网络 4. 复位收发器通道 5. Arria 10收发器PHY体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 调试收发器工具套件
1. Arria® 10 收发器PHY概述 x
1.1. 器件收发器布局 1.2. 收发器PHY体系结构概述 1.3. 校准 1.4. 英特尔Arria 10收发器PHY概述修订历史
1.1. 器件收发器布局 x
1.1.1. Arria® 10 GX器件收发器布局 1.1.2. 英特尔Arria 10 GT器件收发器布局 1.1.3. Arria® 10 GX和GT器件的封装详情 1.1.4. Arria® 10 SX器件收发器的布局 1.1.5. Arria® 10 SX器件的封装详情
1.2. 收发器PHY体系结构概述 x
1.2.1. 收发器Bank的体系结构 1.2.2. PHY层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块(CGB)
1.2.2. PHY层收发器组件 x
1.2.2.1. GX收发器通道 1.2.2.2. GT收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送(ATX) PLL 1.2.3.2. 小数分频PLL (fPLL) 1.2.3.3. 通道PLL (CMU/CDR PLL)
2. 实现Arria 10收发器中的协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Arria® 10 收发器协议和PHY IP支持 2.4. 使用 Arria® 10 收发器Native PHY IP内核 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. 其它协议 2.10. 仿真收发器Native PHY IP Core 2.11. 在英特尔Arria 10收发器中实现协议的修订历史
2.2. 收发器设计流程 x
2.2.1. 选择和例化PHY IP内核 2.2.2. 配置PHY IP内核 2.2.3. 生成PHY IP内核 2.2.4. 选择PLL IP内核 2.2.5. 配置PLL IP内核 2.2.6. 生成PLL IP内核 2.2.7. 复位控制器 2.2.8. 创建重配置逻辑 2.2.9. 连接PHY IP到PLL IP内核和复位控制器 2.2.10. 连接数据通路 2.2.11. 进行模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计的功能性
2.4. 使用 Arria® 10 收发器Native PHY IP内核 x
2.4.1. 预置(Preset) 2.4.2. 常规参数和数据通路参数 2.4.3. PMA参数 2.4.4. Enhanced PCS参数 2.4.5. Standard PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. Enhanced PCS端口 2.4.10. Standard PCS端口 2.4.11. IP内核文件位置 2.4.12. 未使用的收发器RX通道 2.4.13. 不支持的特性
2.4.9. Enhanced PCS端口 x
2.4.9.1. Enhanced PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和成帧层控制字 2.5.2. Interlaken配置时钟和绑定 2.5.3. 如何在Arria 10收发器中实现Interlaken 2.5.4. 设计实例 2.5.5. Interlaken的Native PHY IP参数设置
2.5.2. Interlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定方案 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定 2.5.2.2.2. RX多通道FIFO去偏斜状态机
2.6. Ethernet x
2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2 2.6.2. 10GBASE-R，10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant) 2.6.3. 10GBASE-KR PHY IP Core 2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core 2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core 2.6.6. XAUI PHY IP Core 2.6.7. 缩略语
2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2 x
2.6.1.1. GbE，GbE with IEEE 1588v2的8B/10B编码 2.6.1.2. GbE，GbE with IEEE 1588v2的字对齐 2.6.1.3. GbE，GbE with IEEE 1588v2的8B/10B解码 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Arria® 10 收发器中实现GbE，GbE with IEEE 1588v2 2.6.1.6. GbE和GbE with IEEE 1588v2的Native PHY IP参数设置
2.6.1.1. GbE，GbE with IEEE 1588v2的8B/10B编码 x
2.6.1.1.1. GbE，GbE with IEEE 1588v2中的8B/10B编码器的复位条件
2.6.2. 10GBASE-R，10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant) x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R 2.6.2.3. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和10GBASE-R with IEEE 1588v2收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.6.3. 10GBASE-KR PHY IP Core x
2.6.3.1. 10GBASE-KR PHY发布信息 2.6.3.2. 10GBASE-KR PHY的性能和资源使用情况 2.6.3.3. 10GBASE-KR功能说明 2.6.3.4. 参数化10GBASE-KR PHY 2.6.3.5. 10GBASE-KR PHY接口 2.6.3.6. Avalon存储器映射接口寄存器 2.6.3.7. 创建10GBASE-KR设计 2.6.3.8. 设计示例 2.6.3.9. 仿真支持
2.6.3.4. 参数化10GBASE-KR PHY x
2.6.3.4.1. 常规选项(General Options) 2.6.3.4.2. 10GBASE-R参数 2.6.3.4.3. 10GBASE-KR自动协商和链路训练参数 2.6.3.4.4. 10GBASE-KR可选参数 2.6.3.4.5. 速度检测参数
2.6.3.5. 10GBASE-KR PHY接口 x
2.6.3.5.1. 时钟和复位接口 2.6.3.5.2. 数据接口 2.6.3.5.3. 到标准SDR XGMII数据的XGMII映射 2.6.3.5.4. 串行数据接口 2.6.3.5.5. 控制和状态接口 2.6.3.5.6. 动态重配置接口
2.6.3.6. Avalon存储器映射接口寄存器 x
2.6.3.6.1. 10GBASE-KR PHY寄存器定义 2.6.3.6.2. 硬核收发器PHY寄存器 2.6.3.6.3. Enhanced PCS寄存器 2.6.3.6.4. PMA寄存器
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core x
2.6.4.1. 1G/10GbE PHY发布信息 2.6.4.2. 1G/10GbE PHY的性能和资源使用情况 2.6.4.3. 1G/10GbE PHY功能描述 2.6.4.4. 时钟和复位接口 2.6.4.5. 参数化1G/10GbE PHY 2.6.4.6. 1G/10GbE PHY接口 2.6.4.7. Avalon存储器映射接口寄存器 2.6.4.8. 创建一个1G/10GbE设计 2.6.4.9. 设计指南 2.6.4.10. 通道布局指南 2.6.4.11. 设计示例 2.6.4.12. 仿真支持 2.6.4.13. TimeQuest时序约束
2.6.4.5. 参数化1G/10GbE PHY x
2.6.4.5.1. 常规选项(General Options) 2.6.4.5.2. 10GBASE-R参数 2.6.4.5.3. 10M/100M/1Gb Ethernet参数 2.6.4.5.4. 速度检测参数 2.6.4.5.5. PHY模拟参数
2.6.4.6. 1G/10GbE PHY接口 x
2.6.4.6.1. 时钟和复位接口 2.6.4.6.2. 数据接口 2.6.4.6.3. 到标准SDR XGMII数据的XGMII映射 2.6.4.6.4. GMII接口 2.6.4.6.5. 串行数据接口 2.6.4.6.6. 控制和状态接口 2.6.4.6.7. MII 2.6.4.6.8. 动态重配置接口
2.6.4.7. Avalon存储器映射接口寄存器 x
2.6.4.7.1. 1G/10GbE寄存器定义 2.6.4.7.2. 硬核收发器PHY寄存器 2.6.4.7.3. Enhanced PCS寄存器 2.6.4.7.4. Arria 10 GMII PCS寄存器 2.6.4.7.5. PMA寄存器 2.6.4.7.6. 速度切换汇总
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core x
2.6.5.1. 关于1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core 2.6.5.2. 使用IP Core 2.6.5.3. 功能描述 2.6.5.4. 配置寄存器 2.6.5.5. 接口信号
2.6.5.1. 关于1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core x
2.6.5.1.1. 功能特性 2.6.5.1.2. 发布信息 2.6.5.1.3. 器件系列支持 2.6.5.1.4. 资源使用
2.6.5.2. 使用IP Core x
2.6.5.2.1. 参数设置
2.6.5.3. 功能描述 x
2.6.5.3.1. 时钟和复位顺序 2.6.5.3.2. 时序约束(Timing Constraints) 2.6.5.3.3. 切换操作速度
2.6.5.4. 配置寄存器 x
2.6.5.4.1. 寄存器映射 2.6.5.4.2. 配置寄存器
2.6.5.5. 接口信号 x
2.6.5.5.1. 时钟和复位信号 2.6.5.5.2. 操作模式和速度信号 2.6.5.5.3. GMII信号 2.6.5.5.4. XGMII信号 2.6.5.5.5. 状态信号 2.6.5.5.6. 串行接口信号 2.6.5.5.7. 收发器状态和重配置信号 2.6.5.5.8. Avalon存储器映射接口信号
2.6.6. XAUI PHY IP Core x
2.6.6.1. XAUI配置中的收发器数据路径 2.6.6.2. XAUI支持的特性 2.6.6.3. XAUI PHY发布信息 2.6.6.4. XAUI PHY器件系列支持 2.6.6.5. XAUI配置中的收发器时钟和通道布局指南 2.6.6.6. XAUI PHY性能和资源使用情况 2.6.6.7. 参数化XAUI PHY 2.6.6.8. XAUI PHY端口 2.6.6.9. XAUI PHY接口 2.6.6.10. XAUI PHY寄存器接口和寄存器说明 2.6.6.11. XAUI PHY Timing Analyzer SDC约束
2.6.6.7. 参数化XAUI PHY x
2.6.6.7.1. XAUI PHY常规参数 2.6.6.7.2. XAUI PHY高级选项参数
2.6.6.9. XAUI PHY接口 x
2.6.6.9.1. SDR XGMII TX接口 2.6.6.9.2. SDR XGMII RX接口 2.6.6.9.3. 收发器串行数据接口 2.6.6.9.4. XAUI PHY时钟、复位和断电(powerdown)接口 2.6.6.9.5. XAUI PHY PMA通道控制器接口 2.6.6.9.6. XAUI PHY可选的PMA控制和状态接口
2.7. PCI Express* (PIPE) x
2.7.1. PIPE的收发器通道数据路径 2.7.2. 受支持的PIPE特性 2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. PIPE的fPLL IP Core参数设置 2.7.7. PIPE的ATX PLL IP Core参数设置 2.7.8. PIPE的Native PHY IP端口 2.7.9. PIPE的fPLL端口 2.7.10. PIPE的ATX PLL端口 2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis) 2.7.12. 如何对PIPE配置布局通道 2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡 2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.7.2. 受支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性 2.7.2.2. Gen3特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)与Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe*反向并行环回
2.7.2.2. Gen3特性 x
2.7.2.2.1. 自动速度协商 2.7.2.2.2. 速率切换 2.7.2.2.3. Gen3发送器电路空闲生成 2.7.2.2.4. Gen3时钟补偿 2.7.2.2.5. Gen3电源状态管理 2.7.2.2.6. CDR控制 2.7.2.2.7. 齿轮箱(Gearbox)
2.7.12. 如何对PIPE配置布局通道 x
2.7.12.1. 绑定配置中的主通道
2.8. CPRI x
2.8.1. CPRI的收发器通道数据路径和时钟 2.8.2. CPRI的支持特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Arria® 10 收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. CPRI的收发器通道数据路径和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商
2.8.2. CPRI的支持特性 x
2.8.2.1. CPRI的确定性延迟模式下的字对齐器
2.8.2.1. CPRI的确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其它协议 x
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 2.9.3. 实现Arria 10 GT通道的设计考量 2.9.4. 如何实现PCS Direct Transceiver Configuration Rule (PCS Direct收发器配置规则)
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 x
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则 2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟 2.9.1.4. Enhanced PCS FIFO操作 2.9.1.5. TX Data Bitslip(TX数据比特滑移) 2.9.1.6. TX数据极性反转 2.9.1.7. RX Data Bitslip(RX数据比特滑移) 2.9.1.8. RX数据极性反转
2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 x
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode) 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转 2.9.2.6. RX字节反转 2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO 2.9.2.8. 速率匹配FIFO基本(双宽度)模式 2.9.2.9. 8B/10B编码器和解码器 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在基本模式下使能低延时 2.9.2.12. TX比特滑移(TX Bit Slip) 2.9.2.13. TX极性倒转 2.9.2.14. TX比特反转(TX Bit Reversal) 2.9.2.15. TX字节反转 2.9.2.16. 如何在 Arria® 10 收发器中实现Basic，Basic with Rate Match收发器配置规则 2.9.2.17. Basic，Basic with Rate Match配置的Native PHY IP参数设置
2.9.3. 实现Arria 10 GT通道的设计考量 x
2.9.3.1. 收发器PHY IP 2.9.3.2. PLL和GT收发器通道时钟线 2.9.3.3. 复位控制器 2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计 2.9.3.5. Arria 10 GT通道使用
2.10. 仿真收发器Native PHY IP Core x
2.10.1. NativeLink仿真流程 2.10.2. Scripting IP仿真 2.10.3. 定制仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim*仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim* RTL仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. Scripting IP仿真 x
2.10.2.1. 生成一个组合的仿真器设置脚本
2.10.3. 定制仿真流程 x
2.10.3.1. 如何使用仿真库编译器 2.10.3.2. 定制仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA架构-收发器接口时钟 3.6. 发送器数据路径接口时钟 3.7. 接收器数据路径接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定(Channel Bonding) 3.10. PLL反馈和级联时钟网络 3.11. 使用PLL和时钟网络 3.12. PLL和时钟网络修订历史
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时的发送PLL间距指南 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. 例化ATX PLL IP Core 3.1.2.2. ATX PLL IP Core
3.1.3. fPLL x
3.1.3.1. 例化fPLL IP Core 3.1.3.2. fPLL IP Core
3.1.4. CMU PLL x
3.1.4.1. 例化CMU PLL IP Core 3.1.4.2. CMU PLL IP Core
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的全局时钟或内核时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN时钟线 3.3.4. GT时钟线
3.9. 通道绑定(Channel Bonding) x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. PCS绑定通道的布局限制 3.9.4. 选择通道绑定方案 3.9.5. 偏斜计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. 使用PLL和时钟网络 x
3.11.1. 非绑定配置(Non-bonded Configurations) 3.11.2. 绑定配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配示例 3.11.5. 时序收敛建议
3.11.1. 非绑定配置(Non-bonded Configurations) x
3.11.1.1. 实现单通道x1非绑定配置 3.11.1.2. 实现多通道x1非绑定配置 3.11.1.3. 实现多通道xN非绑定配置
3.11.2. 绑定配置 x
3.11.2.1. 实现x6/xN绑定模式 3.11.2.2. 实现PLL反馈补偿绑定模式
4. 复位收发器通道 x
4.1. 何时需要复位？ 4.2. 收发器PHY实现 4.3. 如何进行复位？ 4.4. 使用Transceiver PHY Reset Controller 4.5. 使用一个用户编码的复位控制器 4.6. 合并状态或PLL锁定信号 4.7. Bonded PCS和PMA通道的时序约束 4.8. 复位收发器通道修订历史
4.3. 如何进行复位？ x
4.3.1. 模型1: 默认模型(Model 1: Default Model) 4.3.2. 模型2: 确认模型(Model 2: Acknowledgment Model) 4.3.3. 受复位(reset)和断电(powerdown)信号影响的收发器模块
4.3.1. 模型1: 默认模型(Model 1: Default Model) x
4.3.1.1. 所建议的复位序列 4.3.1.2. 器件操作期间复位发送器 4.3.1.3. 器件操作期间复位接收器 4.3.1.4. 器件操作期间复位收发器 4.3.1.5. 使用默认模型进行通道的动态重配置
4.3.2. 模型2: 确认模型(Model 2: Acknowledgment Model) x
4.3.2.1. 建议的复位序列 4.3.2.2. 器件操作期间复位发送器 4.3.2.3. 器件操作期间复位接收器 4.3.2.4. 使用确认模型进行发送器通道的动态重配置 4.3.2.5. 使用确认模型(acknowledgment model)进行接收器通道的动态重配置
4.4. 使用Transceiver PHY Reset Controller x
4.4.1. Transceiver PHY Reset Controller IP的参数设置 4.4.2. Transceiver PHY Reset Controller参数 4.4.3. Transceiver PHY Reset Controller接口 4.4.4. Transceiver PHY Reset Controller的资源使用
4.5. 使用一个用户编码的复位控制器 x
4.5.1. 用户编码的复位控制器信号
5. Arria 10收发器PHY体系结构 x
5.1. Arria® 10 PMA体系结构 5.2. Arria 10 Enhanced PCS体系结构 5.3. Arria® 10 Standard PCS体系结构 5.4. Arria 10 PCI Express* Gen3 PCS体系结构 5.5. 英特尔Arria 10收发器PHY体系结构修订历史
5.1. Arria® 10 PMA体系结构 x
5.1.1. 发送器 5.1.2. 串化器 5.1.3. 发送器缓冲器 5.1.4. 接收器 5.1.5. 接收器缓冲器 5.1.6. 时钟数据恢复(CDR)单元 5.1.7. 解串器 5.1.8. 环回
5.1.3. 发送器缓冲器 x
5.1.3.1. 高速差分I/O 5.1.3.2. 可编程的输出差分电压 5.1.3.3. 可编程预加重 5.1.3.4. 配电网络(PDN)引起的符号间干扰(ISI)补偿 5.1.3.5. 可编程的发送器片上终端(OCT)
5.1.5. 接收器缓冲器 x
5.1.5.1. 可编程的共模电压(VCM) 5.1.5.2. 可编程的差分片上终端(OCT) 5.1.5.3. 信号检测器 5.1.5.4. 连续时间线性均衡 (CTLE) 5.1.5.5. 可变增益放大器(VGA) 5.1.5.6. 判定反馈均衡(DFE) 5.1.5.7. 如何使能CTLE和DFE
5.1.6. 时钟数据恢复(CDR)单元 x
5.1.6.1. Lock-to-Reference模式 5.1.6.2. Lock-to-Data模式 5.1.6.3. CDR锁定模式
5.2. Arria 10 Enhanced PCS体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken帧生成器 5.2.1.3. Interlaken CRC-32 生成器 5.2.1.4. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.5. 码型生成器 5.2.1.6. 加扰器(Scrambler) 5.2.1.7. Interlaken差异生成器 5.2.1.8. TX Gearbox，TX Bitslip和极性反转 5.2.1.9. KR FEC模块
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. 相位补偿(Phase Compensation)模式 5.2.1.1.2. 寄存器(Register)模式 5.2.1.1.3. Interlaken模式 5.2.1.1.4. 基本(Basic)模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器(在Enhanced PCS和Standard PCS之间共享) 5.2.1.5.2. 伪随机码型生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX Gearbox，RX Bitslip和极性反转 5.2.2.2. 模块同步器(Block Synchronizer) 5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker) 5.2.2.4. 解扰器(Descrambler) 5.2.2.5. Interlaken帧同步器 5.2.2.6. 64B/66B解码器和接收器状态机(RX SM) 5.2.2.7. 伪随机码型验证器 5.2.2.8. 10GBASE-R误码率(BER)检查器 5.2.2.9. Interlaken CRC-32检查器 5.2.2.10. Enhanced PCS RX FIFO 5.2.2.11. RX KR FEC模块
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM) x
5.2.2.6.1. PRBS检查器
5.2.2.10. Enhanced PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器模式(Register Mode) 5.2.2.10.3. Interlaken模式 5.2.2.10.4. 10GBASE-R模式 5.2.2.10.5. 基本模式(Basic Mode)
5.3. Arria® 10 Standard PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO(与Enhanced PCS和PCIe* Gen3 PCS共享) 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列(PRBS)生成器 5.3.1.6. TX比特滑移(TX Bit Slip)
5.3.1.1. TX FIFO(与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.1.1.1. TX FIFO低延时模式 5.3.1.1.2. TX FIFO寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定的字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. Byte Serializer Serialize x2模式 5.3.1.2.4. Byte Serializer Serialize x4模式
5.3.1.3. 8B/10B编码器 x
5.3.1.3.1. 8B/10B编码器控制代码编码 5.3.1.3.2. 8B/10B编码器复位条件 5.3.1.3.3. 8B/10B编码器空闲字符替换功能 5.3.1.3.4. 8B/10B编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B编码器比特反转功能 5.3.1.3.6. 8B/10B编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX极性反转功能 5.3.2.3. 速率匹配FIFO 5.3.2.4. 8B/10B解码器 5.3.2.5. 伪随机二进制序列(PRBS)检查器 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享)
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器比特滑移模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器RX比特反转功能 5.3.2.1.7. 字对齐器RX字节反转功能
5.3.2.4. 8B/10B解码器 x
5.3.2.4.1. 8B/10B解码器控制代码编码 5.3.2.4.2. 8B/10B解码器运行差异检查器功能
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. Byte Deserializer Deserialize x2模式 5.3.2.6.3. Byte Deserializer Deserialize x4模式 5.3.2.6.4. 绑定的字节解串器(Bonded Byte Deserializer)
5.3.2.7. RX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.2.7.1. RX FIFO低延时模式 5.3.2.7.2. RX FIFO寄存器模式
5.4. Arria 10 PCI Express* Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX FIFO (与Standard PCS和Enhanced PCS共享) 5.4.1.2. 齿轮箱(Gearbox)
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配FIFO 5.4.2.3. RX FIFO (与Standard PCS和Enhanced PCS共享)
5.4.3. PIPE接口 x
5.4.3.1. 自动速度协商(Auto Speed Negotiation) 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和PLL模块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles) 6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer) 6.6. 仲裁(Arbitration) 6.7. 关于动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP Core指导的重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改PMA模拟参数 6.13. 端口和参数 6.14. 多个IP模块之间的动态重配置接口合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Arria® 10 收发器寄存器映射 6.20. 重配置接口和动态重配置修订历史
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口进行读取 6.2.2. 写入到重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX参考时钟切换 6.11.2.2. fPLL参考时钟切换 6.11.2.3. CDR和CMU参考时钟切换
6.12. 更改PMA模拟参数 x
6.12.1. 使用直接重配置流程更改VOD、预加重 6.12.2. 使用直接重配置流程在手动模式下更改CTLE设置 6.12.3. 在触发自适应模式下的CTLE设置 6.12.4. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Native PHY Debug Master Endpoint 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. 功能寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS软核累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 在非绑定设计中使能PRBS数据生成器 6.16.1.2. 在绑定设计中使能PRBS数据生成器 6.16.1.3. 在非绑定设计中使能PRBS数据检查器 6.16.1.4. 在绑定设计中使能PRBS检查器 6.16.1.5. 禁用/使能PRBS码型反转
6.16.1.1. 在非绑定设计中使能PRBS数据生成器 x
6.16.1.1.1. 在非绑定设计中使能PRBS9和PRBS31码型生成器的示例
6.16.1.2. 在绑定设计中使能PRBS数据生成器 x
6.16.1.2.1. 在绑定设计中使能PRBS9和PRBS31码型生成器的示例
6.16.1.3. 在非绑定设计中使能PRBS数据检查器 x
6.16.1.3.1. 使能PRBS数据检查器的示例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型模式
7. 校准 x
7.1. 使用PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准示例 7.6. 校准修订历史
7.2. 校准寄存器 x
7.2.1. Avalon存储器映射接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. 功能寄存器 7.2.6. 速率切换标志寄存器
7.4. 用户重新校准 x
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准 x
7.4.1.1. 用户重新校准
7.5. 校准示例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用Assignment Editor进行模拟参数设置 8.2. 使用已知的assignment更新Quartus设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器RX通道设置 8.11. 模拟参数设置修订历史
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置 8.5.3. 判定反馈均衡器(DFE)设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. 判定反馈均衡器(DFE)设置 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 调试收发器工具套件 x
9.1. 收发器工具套件GUI 9.2. 收发器调试流程演练 9.3. 链接多个FPGA的硬件资源 9.4. 处理常见错误 9.5. 调试收发器工具套件修订历史
9.1. 收发器工具套件GUI x
9.1.1. Main View功能
9.2. 收发器调试流程演练 x
9.2.1. 使能收发器工具套件支持 9.2.2. 将设计编程到一个英特尔 FPGA中 9.2.3. 将设计加载到收发器工具套件中 9.2.4. 创建收发器链路 9.2.5. 运行链路测试
9.2.4. 创建收发器链路 x
9.2.4.1. 收发器工具套件参数设置 9.2.4.2. 验证硬件连接
9.2.5. 运行链路测试 x
9.2.5.1. 运行BER测试 9.2.5.2. 链路优化测试
9.3. 链接多个FPGA的硬件资源 x
9.3.1. 将一个设计链接到一个器件 9.3.2. 将两个设计链接到两个器件 9.3.3. 在两个器件上链接一个设计 9.3.4. 在独立的板级上链接设计和器件
1. Arria® 10 收发器PHY概述
2. 实现Arria 10收发器中的协议
3. PLL和时钟网络
4. 复位收发器通道
5. Arria 10收发器PHY体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
9. 调试收发器工具套件

2.11. 在英特尔Arria 10收发器中实现协议的修订历史

文档版本 修订内容
2022.03.28 更新了KR-FEC Parameters表中Enable KR-FEC TX error insertion和KR-FEC TX error insertion spacing参数的说明。
2022.02.08
  • 更新了TX PMA端口表中的tx_pma_clkout[<n>-1:0]和tx_pma_div_clkout[<n>-1:0]的时钟宽度。
  • 更新了RX PMA端口表中的rx_pma_clkout[<n>-1:0]和rx_pma_div_clkout[<n>-1:0]的时钟宽度。
  • 更新了Enhanced TX PCS: 并行数据，控制和时钟表中的tx_coreclkin[<n>-1:0]、tx_clkout[<n>-1:0]、rx_coreclkin[<n>-1:0]和rx_clkout[<n>-1:0]的时钟宽度。
  • 更新了TX Standard PCS: 数据，控制和时钟表中的tx_coreclkin[<n>-1:0]和tx_clkout[<n>-1:0]的时钟宽度。
  • 更新了RX Standard PCS: 数据，控制和时钟表中的rx_coreclkin[<n>-1:0]和rx_clkout[<n>-1:0]的时钟宽度。
2021.08.05
  • 更新了Enhanced PCS TX FIFO参数表中的TX FIFO Mode、Enable tx_enh_fifo_empty port和Enable tx_enh_fifo_pempty port参数的描述。
  • 更新了Enhanced PCS RX FIFO参数表中的RX FIFO Mode、Enable rx_enh_fifo_empty port和Enable rx_enh_fifo_pempty port参数的描述。
  • 更新了Enhanced PCS TX FIFO表中的tx_enh_fifo_full[<n>-1:0]、tx_enh_fifo_pfull[<n>-1:0]、tx_enh_fifo_empty[<n>-1:0]和tx_enh_fifo_pempty[<n>-1:0]的时钟域。
  • 更新了Enhanced PCS RX FIFO表中的rx_enh_fifo_full[<n>-1:0]、rx_enh_fifo_pfull[<n>-1:0]、rx_enh_fifo_empty[<n>-1:0]和rx_enh_fifo_pempty[<n>-1:0]的时钟域。
  • 删除了对NCSim仿真器的引用。
2021.06.10
  • 更新了TX PMA可选端口表中的Enable tx_pma_div_clkout port参数的描述。
  • 更新了1G/10GbE PHY Functional Description部分中的Soft Enhanced PCS FIFO for IEEE 1588v2的引用。
  • 更新了设计示例部分中的 Intel® Quartus® Prime子目录和链接。
2021.01.29 作了如下变更：
  • 阐明了rx_pma_clkslip下降沿会使RX解串器滑移一个UI的串行数据。
2020.05.08 作了如下变更：
  • 确认了XAUI PHY支持模型在"器件系列支持"表中是最终的(final)。
2019.12.13 对"1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP Core"部分作了以下变更：
  • 更新了Clocking and Reset Sequence主题，说明了 Intel® Cyclone® 10 GX器件的1G/ 2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP core对16,000字节的最大数据包长度支持高达±100 ppm时钟频率差。
2019.11.04 作了如下变更：
  • 阐明了Enhanced PCS寄存器中哪些计数器被0x481清除。
2019.06.12 作了如下变更：
  • 阐明了Enhanced PCS仅支持静态极性反转功能，但Standard PCS对静态和动态极性反转功能都支持。
2019.05.13 作了如下变更：
  • 将Altera Debug Master Endpoint (ADME)重命名为Native PHY DebugMaster Endpoint (NPDME)。
2019.01.30

对1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP Core部分作了如下变更：

  • 更新了时钟和复位信号中的rx_pma_clkout的描述。
2018.10.16 作了如下变更：
  • 对于PRESERVE_UNUSED_XCVR_CHANNEL，阐明了<pin_name>的一个示例是U34，而不是PIN_U34。
2018.09.24

对1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP Core部分作了如下变更：

  • 添加了功能描述部分。
  • 更新了About the 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP Core主题中的注释。
  • 对于1G/2.5G/5G/10G Multi-rate Ethernet状态信号，对led_char_err添加了一个Clock Domain值。
  • 在1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP core中，对1G/2.5G/5G/10G (USXGMII) variant添加了10M和100M速度支持。
  • 更新了器件系列支持部分：
    • 删除了Definition: Device Support Level的描述。
    • 增添了一个新表：Intel FPGA Core Device Support Levels。
  • 更新了表：资源利用。
  • 更新了时序约束部分。
  • 更新了配置寄存器部分：
    • 增添了寄存器访问部分。
    • 删除了定义：寄存器访问部分。
  • 更新了图：PHY接口信号。
  • 更新了表：XGMII信号：
    • 纠正了xgmii_tx_valid的方向。
    • 更新了xgmii_tx_valid和xgmii_rx_valid的10G翻转率。
  • 根据最新的英特尔商标标准进行了更新。
2018.06.15

作了如下变更：

  • 对于1G/2.5G/5G/10G Multi-rate Ethernet状态信号，对led_char_err之外的所有信号添加了一个Clock Domain列和值。
  • 在fPLL IP Parameter Core Settings for PIPE和ATX PLL IP Parameter Core Settings for PIPE中，将Gen1 PIPE PLL输出频率从1250MHz更改成2500MHz。
  • 更新了Disabling/Enabling PRBS Pattern Inversion以解决被反转的硬核PRBS生成器和检查器。
  • 在10GBASE-KR PHY Register Definitions中，更新了0x4C0 bit 5 Override AN Parameters Enable的描述(参考0x4C3)，将保留空间的起始地址更改成0x4D7。
  • 在1G/10GbE Register Definitions中，将保留空间的起始地址更改成0x4D7。
  • 在"RX PMA参数"表中，对Selected CDR reference clock frequency参数的描述添加了一个频率并添加了一个脚注。
  • 在"Gearbox参数"表后面添加了一个关于比特滑移的注释。
  • 在"1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core"部分中，添加了Clock and Reset Interfaces的参考和链接。
  • 阐明了"PCIe端口"表中的Enable PCIe pipe_hclk_in and pipe_hclk_out ports参数的描述。
  • 在"Ports for Arria 10 Transceiver Native PHY in PIPE Mode"表中，阐明了pipe_hclk_out[0]端口的描述。
  • 在Interlaken部分中的"RX PMA Parameters"表中，更改了Number of fixed dfe taps参数的值。
  • 在"1G/10GbE寄存器定义"表中，更改了寄存器地址0x4D0的bit 15的描述。
  • 在"1G/10GbE寄存器定义"表中，更改了寄存器地址0x4C0的bit 5的描述。
2017.11.06

对CPRI部分作了如下变更：

  • 从"发送器和接收器延迟"部分中移除了一个注释。

对1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core部分作了如下变更：

  • 增添了"寄存器映射"部分。
2016.10.31

对1G/10 Gbps Ethernet PHY IP Core部分作了如下变更：

  • 在"1G/10GbE PHY Top-Level Signals"图中增添了MII Interface信号。
  • 增添了MII部分。
  • 在“控制和状态信号”表中添加了tx_pcfifo_error_1g和rx_pcfifo_error_1g信号。
  • 在"GMII PCS Registers"表中，删除了0x494寄存器的比特地址。
  • 在"GMII PCS Registers"表中，更改了0x495寄存器的读/写描述。
  • 在"GMII PCS Registers"表中，更改了COPPER_DUPLEX_OPERATION的注释。

对Gigabit Ethernet (GbE) and GbE with IEEE 1588v2部分作了如下变更：

  • 在"GbE with IEEE 1588v2"部分中，添加了关于 RX FIFO和TX FIFO的描述。
  • 在"Connection Guidelines for a GbE/GbE with IEEE 1588v2 PHY Design"图中添加了pll_powerdown信号的注释。
  • 更新了"Standard PCS参数"表中的参数描述。

对XAUI PHY IP Core部分作了如下变更：

  • 对"Optional Control and Status Signals—Soft IP Implementation"表中的rx_channelaligned信号添加进一步的说明。

对Using the Arria 10 Transceiver Native PHY IP Core部分作了如下变更：

  • 在Word Aligner and Bitslip表中rx_std_wa_patternalign[<n>-1:0]的时钟域列中添加了"Synchronous to rx_clkout"。
  • 增添了"Unused Transceiver Channels"部分。

对CPRI部分作了如下变更：

  • 添加了新表"Interface Width Options for 10.1376 Gbps and 12.16512 Gbps Data Rates"。
  • 对TX PLL更新了受支持的数据速率。
  • 在"General and Datapath Options"表中更新了数据速率值。

对PCI Express部分作了如下变更：

  • 在"Ports for Arria 10 Transceiver Native PHY in PIPE Mode"表中，在Port列中添加了PIPE接口宽度数。
2016.05.02

对10GBASE-KR PHY IP Core部分作了如下变更：

  • 在"10GBASE-KR PHY发布信息"表中，更新了版本和发布日期。
  • 更改了"General Options Parameters"表中的定义和参数。
  • 增添了"Speed Detection Parameters"表。
  • 在"Auto Negotiation and Link Training Settings"表中，添加和删除了一些参数。
  • 从"10GBASE-R Parameters"表中删除参数。
  • 更改了"10GBASE-KR Register Definitions"表中的0x4B0和0x4D0的描述。
  • 在“Control and Status Signals”表中添加了信号。
  • 在"10GBASE-KR Register Definitions"表中添加了0x4D1的一个新比特域。
  • 在"10GBASE-KR Optional Parameters"表中更改了INITPOSTVAL Init Post tap Value的默认值。

对1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core部分作了如下变更：

  • 更改了"Block Diagram of the PHY IP Core"图。
  • 更新了"PHY Release Information"表中的版本和发布日期。
  • 更新了"Resource Utilization"表。
  • 更新了"PHY Features"表。
  • 更改了"1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core Parameters"表。
  • 在"PHY Interface Signals"图中增添了信号。
  • 在"Clock and Reset Signals"表中添加了描述。
  • 在"Transceiver Mode and Operating Speed Signals"表中添加了描述。
  • 更改了"Avalon存储器映射接口 Signals"表。
  • 在"XGMII Signals"表中添加了信号。
  • 在"PHY Register Definitions"表中添加了寄存器。
  • 在"1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core Parameters"表中添加了参数。

对1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core部分作了如下变更：

  • 在"1G/10GbE Release Information"表中，更新了版本和发布日期。
  • 在"1G/10GbE PHY Top-Level Signals"图中添加了信号。
  • 在"PHY Interface Signals"图中添加了信号。
  • 在“Control and Status Signals”表中添加了信号。
  • 更改了"GMII Interface Ports"表中的描述。

对Simulating the Transceiver Native PHY IP部分作了如下变更：

  • 添加了一个脚注，阐明了"Quartus Prime Pro"版本不支持"NativeLink"模式。
  • 添加了“Scripting IP Simulation”流程。
  • 将“Generation Version Agnostic IP"和" Platform Designer Platform Designer Simulation Scripts"，"Use the ip-make-simscript Utility"和"How to Generate Scripts"部分替换成"Scripting IP Simulation"部分。

对PCI Express部分作了如下变更：

  • 更新了"How to Place Channels for PIPE Configuration"部分。
  • 更新了“x4 Configuration with Master Channel Adjacent to a HIP”, “x4 Configuration with Master Channel not Adjacent to a HIP”, “Rate Switch Change”图。

对Other Protocols部分作了如下变更：

  • 替换了"Design Considerations for Data Rates above 17.4 Gbps Using Arria 10 GT Channels"部分。
  • 将标题"Design Considerations for Data Rates above 17.4 Gbps Using Arria 10 GT Channels”更改为"Design Considerations for implementing Arria 10 GT Channels”。
  • 将数据速率从范围"17.4 Gbps到28.3 Gbps"更改为25.78125 Gbps。
  • 更改了"收发器Bank GXBL1G中的GT和GX通道配置，通道0、1 和2的有效置换"和"收发器Bank GXBL1E和GXBL1H中的GT和GX通道配置，通道3、4和5的有效置换"的标题。
  • 移除了"PCS Direct收发器配置规则的Native PHY IP参数设置"部分。
  • 更改了"如何使用低延时模式的Enhanced PCS来实现超过17.4 Gbps的设计"部分。
  • 更新了"GT Clock Lines使能的ATX PLL IP"图。
  • 更新了"收发器Bank GXBL1G中的GT和GX通道配置，通道0、1和2的有效置换"和"收发器Bank GXBL1E和GXBL1H中的GT和GX通道配置，通道3、4和5的有效置换"表。

对CPRI部分作了如下变更：

  • 更新了"CPRI的收发器通道数据通路和时钟"图。
  • 在"所支持的串行数据速率的通道宽度选项"表中添加了一个注释。
  • 更改了"TX PLL支持的数据速率"表中fPLL支持的数据速率。
  • 更改了"CPRI的Native PHY IP参数设置"部分中的"常规和数据通路选项"表。

对Arria 10 Transceiver Protocols and PHY IP Support部分作了如下变更：

  • 将第19个脚注从"Protocol Preset"列移至"Transceiver PHY IP Core"列。
  • 将脚注14更改为："Native PHY IP中不包括链路训练，自动速度协商和定序器(sequencer)功能。使用Native PHY IP时，用户需要创建软核逻辑来实现这些功能"。
2016.02.11

对Other Protocols部分作了如下变更：

  • 删除了"Design Considerations for Data Rates Above 17.4 Gbps Using Arria 10 GT Channels"部分。
  • 将GT通道的最大数据速率更新为25.8 Gbps。
2015.12.18

对1G/2.5G/10G Multi-rate Ethernet PHY IP Core部分作了如下变更：

  • 从"XGMII Signals"表中删除了信号。
  • 从"PHY Interface Signals"图中删除了信号。
  • 更改了"PHY Release Information"表中的订购码。

对XAUI PHY IP Core部分作了如下变更：

  • 对"Arria 10器件配置中的XGMII规范的实现"图添加了描述。

对10GBASE-KR PHY IP with FEC Option部分作了如下变更：

  • 在"Parameterizing the 10GBASE-KR PHY"部分中添加了一个注释。
  • 在“Control and Status Signals”表中添加了新信号。

对1G/10 Gbps Ethernet PHY IP Core部分作了如下变更：

  • 在"Parameterizing the 1G/10GbE PHY"部分中添加了一个注释。
  • 在“Control and Status Signals”表中添加了新信号。
  • 在"Clock and Reset Signals"表中，更改了calc_clk_1g的描述。

对PCI Express (PIPE)部分作了如下变更：

  • 更新了Gen3功能部分中的"速率开关切换"图。
2015.11.02

对Using the Arria 10 Transceiver Native PHY IP Core部分作了如下变更：

  • 将Standard PCS Ports表中的标题“TX and RX FIFO”更改为“Standard PCS FIFO”。
  • 更新了Standard PCS Parameters表中的“Enable fast sync status reporting for deterministic Latency SM”的描述和范围。
  • 将Standard PCS Parameters表中的标题“TX and RX FIFO Parameters”更改为“Standard PCS FIFO Parameters”。
  • 在Enhanced PCS Parameters部分中，更新了KR-FEC Parameters表中的“Error marking type”范围。
  • 在PMA Parameters部分中，更新了Equalization表中的“Number of fixed DFE taps”值。
  • 在General and Datapath Parameters部分中，在General and Datapath Options表中添加了一个新参数“Provide separate interface for each channel”。
  • 在General and Datapath Parameters部分中，更新了General and Datapath Options表中的“PMA configuration rules”值。
  • 在“Arria 10 Transceiver Protocols and PHY IP Support”表中删除了脚注并添加了"Hard IP for PCI Express to Native PHY IP"。
  • 在PMA Parameters部分中，更新了TX PMA Optional Ports表中的“Enable tx_pma_rxfound port (QPI)”参数的描述。
  • 在Enhanced PCS Parameters部分中，更新了Enhanced PCS TX FIFO Parameters表中“TX FIFO Mode”，“Enable tx_enh_fifo_full port”，“Enable tx_enh_fifo_empty port”参数的描述。
  • 在Enhanced PCS Parameters部分中，更新了Enhanced PCS RX FIFO Parameters表中“Enable rx_enh_fifo_full port”，“Enable rx_enh_fifo_empty port”参数的描述。
  • 在Standard PCS Parameters部分中，更新了Byte Serializer and Deserializer Parameters表中的“Enable RX byte deserializer”参数的描述。
  • 在Dynamic Reconfiguration Parameters部分中，更新了Dynamic Reconfiguration表中的“Share reconfiguration interface”参数的描述。
  • 在Dynamic Reconfiguration Parameters部分中，更新了Configuration Profiles表中的值和描述。
  • 更新了“tx_pma_clkout”时钟的脚注，建议如何使用此时钟。
  • 在Standard PCS Ports部分中，更新了8B/10B Encoder and Decoder表中的“tx_dispval[<n>(<w>/<s>-1:0]”信号的描述。
  • 在Dynamic Reconfiguration Parameters部分中，更新了Configuration Profiles表中的值和描述。
  • 在Standard PCS Parameters部分中，更新了TX and RX FIFO Parameters表中的“Enable tx_std_ pcfifo_full port”，“Enable tx_std_ pcfifo_empty port”，“Enable rx_std_ pcfifo_full port”，“Enable rx_std_ pcfifo_empty port”的描述。
  • 在Standard PCS Parameters部分中，在Rate Match FIFO Parameters表中添加了到其他部分的链接，这些部分描述了Basic，GBE和Transceiver channel datapath模式下的RX速率匹配FIFO。
  • 在General and Datapath Parameters部分中，更新了"General and Datapath Options"表中的Transceiver Configuration rules参数的值。
  • 在General and Datapath Parameters部分中，在General and Datapath Options表中添加了一个新参数“Provide separate interface for each channel”。
  • 更新了“Transceiver Native PHY IP Core Parameter Editor”图。
  • 更新了“General, Common PMA Options, and Datapath Options”表。
  • 在“TX PMA Optional Ports”表中增添了参数“Enable tx_pma_analog_reset_ackport”。
  • 更新了"Equalization"表中的参数“Number of fixed DFE taps”。
  • 在“RX PMA Optional Ports”表中增添了参数“Enable rx_analog_reset_ack port”。
  • 在“Dynamic Reconfiguration”表中增添了参数Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE。
  • 在“Configuration Files”中增添了参数“Include PMA analog settings in configuration Files”。
  • 增添了“Analog PMA Settings (Optional) in Dynamic Reconfiguration”表。

对1G/10 Gbps Ethernet PHY IP Core部分作了如下变更：

  • 在"1G/10GbE Release Information"表中，更改了版本和发布日期。
  • 更改了"Clock and Reset Signals"表中的tx_serial_clk_1g和rx_cdr_refclk_1g的描述。
  • 更改了"General Options Parameters"表中的描述。
  • 在PMA Registers部分中增添了"1G Data Mode"表。
  • 从Arria 10 GMII PCS Registers部分中删除了"1G Data Mode"行。

对10GBASE-KR PHY IP Core with FEC Option部分作了如下变更：

  • 在"10GBASE-KR寄存器定义"表中将bit 12添加到0x4B0字地址。

对Gigabit Ethernet (GbE) and GbE with IEEE 1588v2部分作了如下变更：

  • 对图"Transceiver Channel Datapath and Clocking at 1250 Mbps for GbE, GbE with IEEE 1588v2"添加了一个注释。
  • 更改了"Gigabit Ethernet (GbE) and GbE with IEEE 1588v2"部分中的注释。
  • 更改了"Signals and Ports for Native PHY IP Configured for GbE or GbE with IEEE 1588v2"图中的一些信号名称。
  • 更改了"TX PMA Parameters"表中的值。
  • 在"RX PMA Parameters"表中添加了一个参数并更新了值。
  • 更改了"Standard PCS Parameters"表中的值。

对10GBASE-R部分作了如下变更：

  • 在"10GBASE-R, 10GBASE-R with IEEE 1588v2, and 10GBASE-R with FEC Variants"部分中添加了描述。
  • 更改了"How to Implement 10GBASE-R, 10GBASE-R with IEEE 1588v2, and 10GBASE-R with FEC in Arria 10 Transceivers"部分中的步骤。
  • 更改了"Signals and Ports of Native PHY IP Core for the 10GBASE-R, 10GBASE-R with IEEE 1588v2, and 10GBASE-R with FEC"图中的信号名称。
  • 更新了"General and Datapath Parameters"表中的参数。
  • 更新了"RX PMA Parameters"表中的参数。
  • 更新了"Enhanced PCS Parameters"表中的参数。
  • 更新了"Block Sync Parameters"表中的参数。
  • 更新了"Dynamic Reconfiguration Parameters"表中的参数。

对XAUI PHY IP Core部分作了如下变更：

  • 在"XAUI Release Information"表中，更改了版本和发布日期。
  • 更改了"XAUI PHY IP Core Registers"表中的描述。
  • 在"XAUI PHY IP Core"部分中增添了描述。

对1G/2.5G/10G Multi-rate Ethernet PHY IP Core部分作了如下变更：

  • 添加了此部分。

对PCI Express (PIPE)部分作了如下变更：

  • 更新了"Ports for Arria 10 Transceiver Native PHY in PIPE Mode"表中的端口"pipe_g3_txdeemph[17:0]"的描述。
  • 更新了"Ports for Arria 10 Transceiver Native PHY in PIPE Mode"表(presets to TX De-emphasis mappings)。
  • 更新了"Master Channel in Bonded Configurations"部分中的图x4 Configuration and x4 Alternate Configuration。
  • 更新了"PHY IP Core for PCIe (PIPE) Link Equalization for Gen3 Data Rate"部分。
  • 更新了“Connection Guidelines for a PIPE Gen3 Design”图。
  • 在“How to Implement PCI Express (PIPE) in Arria 10 Transceivers”部分中添加了建议。
  • 在“Parameters for Arria 10 Native PHY IP in PIPE Gen1, Gen2, Gen3 Modes - TX PMA”表中，更新了 “PCS TX channel bonding master”参数的描述。
  • 在“fPLL IP Parameter Settings for PIPE”部分中增添了表“Parameter Settings for Arria 10 fPLL IP in PIPE Gen1, Gen2, Gen3 modes”。
  • 在“ATX PLL IP Parameter Settings for PIPE”部分中增添了表“Parameters for Arria 10 ATX PLL IP in PIPE Gen1, Gen2, Gen3 modes”。
  • 更新了“Ports for Arria 10 Transceiver Native PHY in PIPE Mode”表中的端口pipe_tx_elecidle的描述。
  • 更新了“Ports for Arria 10 Transceiver Native PHY in PIPE Mode”表中的端口pipe_tx_compliance的描述。
  • 更新了"Ports for Arria 10 Transceiver Native PHY in PIPE Mode"表中的端口pipe_g3_txdeemph[17:0]的描述。
  • 在“fPLL Ports for PIPE”部分中增添了表“fPLL Ports for PIPE”。
  • 在“ATX PLL Ports for PIPE”部分中增添了表“ATX PLL Ports for PIPE”。
  • 在“Preset Mappings to TX De-emphasis”部分中增添了表“Arria 10 Preset Mappings to TX De-emphasis”。
  • 在“How to Place Channels for PIPE Configurations”部分中更新了图“Alternate Configuration”。
  • 更新了"PHY IP Core for PCIe (PIPE) Link Equalization for Gen3 Data Rate"部分。

对Other Protocols部分作了如下变更：

  • 增添了"Enhanced PCS FIFO Operation"部分。
  • 在"General and Datapath Parameters"表中，将最小数据速率从960 Mbps更改为1.0 Gbps。
2015.05.11

对10GBASE-KR PHY IP Core部分作了如下变更：

  • 在"10GBASE-KR PHY Register Definitions"部分中，更改了字地址0x4D0的寄存器定义。

对10GBASE-R部分作了如下变更：

  • 在"RX PMA Parameters"表中添加了一个参数。

对10GBASE-KR PHY IP Core部分作了如下变更：

  • 在"10GBASE-KR PHY寄存器定义"部分中更改了下面的比特和描述：
    • 更改了地址0x4D0[21:20]的比特和描述。
    • 添加了地址0x4D0[22]。
    • 移除了地址0x4D0[26:24]。
    • 添加了地址0x4D0[28:24]。
    • 移除了地址0x4D0[27]和0x4D0[28]。

对Interlaken部分作了如下变更：

  • 在"Interlaken"和"How to Implement Interlaken in Arria 10 Transceivers"部分中添加了可用的preset variation。
  • 更新了"TX PMA Parameters"，"RX PMA Parameters"，"Enhanced PCS Parameters"，"Interlaken Frame Generator Parameters"和"Interlaken Frame Synchronizer Parameters"表中的一些参数值。

对1G/10 Gbps Ethernet PHY IP Core部分作了如下变更：

  • 更改了"1G/10GbE Release Information"表中的产品ID。
  • 更改了"Clock and Reset Signals"表中的描述。
  • 在"Register Definitions"表中，从地址0x4D0中删除了以下比特：
    • 19:18
    • 26:24
    • 27

对PCI Express部分作了如下变更：

  • 更新了图"Transceiver Channel Datapath for PIPE Gen1/Gen2 Configurations"、"PIPE Gen1/Gen2/Gen3 Configurations"、"PCIe Reverse Parallel Loopback Mode Datapath"和"Signals and Ports of Native PHY IP for PIPE"。
  • 更新了图"Rate Switch" Gen3。
  • 更新了表"Parameters for Arria 10 Native PHY IP in PIPE Gen1, Gen2, Gen3 Modes"中的"Enable simplified interface"和"Provide separate interface for each channel"参数。
  • 在“Parameters for Arria 10 Native PHY IP in PIPE Gen1, Gen2, Gen3 Modes - TX PMA”表中，更新了"PCS TX channel; bonding master"参数。
  • 在“Parameters for Arria 10 Native PHY IP in PIPE Gen1, Gen2, Gen3 Modes - RX PMA”表中，更新了"Selected CDR reference clock frequency"参数。
  • 更新了"How to place channels for PIPE configurations"部分，包括了使用Arria 10 PCIe Hard IP的布局指南。

对CPRI部分作了如下变更：

  • 更新了图"Connection Guidelines for a CPRI PHY Design"。
  • 添加了表"Behavior of word aligner status signals for varying interface widths"(在Manual Mode下)。

对Other Protocols部分作了如下变更：

  • 更新了图"Connection Guidelines for a PCS Direct PHY Design"。
  • 更新了图"Connection Guidelines for an Enhanced PCS in Low Latency Mode Design"。
  • 更新了图"Rate Match FIFO Insertion with Four Skip Patterns Required for Insertion"的描述。
  • 对"TX Bit Slip"部分增添了一个注释。
  • 在图"TX Bit Slip in 8-bit Mode" and "TX Bit Slip in 16-bit Mode"中，更改了rx_parallel_data的值。

对XAUI PHY IP Core部分作了如下变更：

  • 移除了"XAUI PHY Timing Analyzer SDC Constraints"部分中的set_max_skew约束。

对Using the Arria 10 Transceiver Native PHY IP Core部分作了如下变更：

  • 更新了图Transceiver Native PHY IP Core Parameter Editor。
  • PMA参数
    • 在TX PMA和RX PMA "Equalization"部分中更新了PMA参数分类。
    • 在表"TX PMA Optional Ports"表中增添了参数Enable tx_pma_iqtxrx_clkout port和Enable tx_seriallpbken port。
    • 在"RX PMA Optional Ports"表中增添了参数Enable rx_pma_iqtxrx_clkout port。
    • 更新了"RX CDR Options"和"Equalization"部分中的表"RX PMA Parameters"。
    • 从RX PMA optional ports表中删除了选项Enable rx_pma_div_clkout division factor。
    • 更新了"RX PMA"参数表中的"CTLE Adaptation Mode"和"DFE Adaptation Mode"描述。
    • 更新了表"TX Bonding Options"中的参数Enable tx_pma_clkout port和Enable tx_pma_div_clkout port的值和描述。
    • 更新了"RX PMA Optional Ports"表中的参数Enable rx_pma_clkout port和Enable rx_pma_div_clkout port的值和描述。
2014.12.15

对Using the Arria 10 Transceiver Native PHY IP Core部分作了如下变更：

  • 更新了PMA Ports部分中的tx_cal_busy和rx_cal_busy信号的描述。
  • 增添了一个新的小节Enhanced PCS TX and RX Control Ports，更好地描述了用于不同协议的tx_control和rx_control比特编码。在Enhanced PCS Ports小节中，删除了 tx_control和rx_control信号的比特编码。
  • 更新了关于Enhanced PCS Ports部分中提及的信号的时钟域信息。
  • 更新了Standard PCS Ports部分中的rx_std_wa_patternalign信号的描述。
  • 更新了General Datapath Parameters和PMA Parameters部分中的参数描述。
  • 更新了PMA Ports部分中的端口描述。

对Interlaken部分作了如下变更：

  • 在"TX PMA Parameters"表中，对"TX channel bonding mode"参数添加了另一个值。
  • 在"TX PMA Parameters"表中，对"PCS TX channel bonding master"和"Actual PCS TX channel bonding master"参数添加了值。
  • 在"RX PMA Parameters"表中，更正了"CTLE adaptation mode"参数值。
  • 在"Interlaken Disparity Generator and Checker Parameters"表中添加了"Enable Interlaken TX random disparity bit"参数。
  • 在"Gearbox Parameters"表中，将四个参数的值更改为"Off"。
  • 从"Dynamic Reconfiguration Parameters"表中删除了"Enable embedded debug"。

对Gigabit Ethernet (GbE) and GvE with IEEE 1588v2部分作了如下变更：

  • 对图"Signals and Ports for Native PHY IP Configured for GbE or GbE with IEEE 1588v2"添加了描述。

对10GBASE-R部分作了如下变更：

  • 对图"Signals and Ports of Native PHY IP Core for the 10GBASE-R, 10GBASE-R with IEEE 1588v2, and 10GBASE-R with FEC"添加了描述。

对10GBASE-KR PHY IP with FEC Option部分作了如下变更：

  • 修改了图"10GBASE-KR PHY IP Core Block Diagram"以激活Standard TX PCS、Standard RX PCS和GbE PCS模块。
  • 在"10GBASE-KR Functional Description"部分中添加了一个注释。
  • 在"General Options"表中添加了新参数。
  • 在"Optional Parameters"表中更改了VPOSTRULE、VPRERULE、INITPOSTVAL和INITPREVAL的默认值。
  • "10GBASE-KR PHY Register Definitions"表：
    • 更改了寄存器地址0x4D0[7:4]的默认值
    • 更改了寄存器地址0x4D0[17]的默认值。
    • 更改了寄存器地址0x4B2的描述。
    • 更改了寄存器地址0x4D5和0x4D6的描述。
  • 在"Clock and Reset Signals"表中，更改了以下信号的描述。
    • tx_pma_clkout
    • rx_pma_clkout
    • tx_pma_div_clkout
    • rx_pma_div_clkout
  • 在"XGMII Signals"表中，更改了以下信号的描述。
    • xgmii_tx_clk
    • xgmii_rx_clk
  • 从图"PHY-Only Design Example with Two Backplane Ethernet and Two Line-Side (1G/10G) Ethernet Channels"中删除了1588 Soft FIFOs block

对1G/10 Gbps Ethernet PHY IP Core部分作了如下变更：

  • 在"1G/10GbE Register Definitions"表中更改了寄存器地址0x4D5的描述。
  • 在图"1G/10GbE PHY Block Diagram"中，从Link Training模块中删除了Daisy Chain和μP I/F线。
  • 更改了0x494和0x495的描述，在"GMII PCS Registers"部分中添加了0x4a4 bit 4。

对XAUI部分作了如下变更：

  • 在"Transceiver Clocking and Channel Placement Guidelines in XAUI Configuration"部分中添加了PMA宽度要求。
  • 更改了图"Transceiver Clocking for XAUI Configuration"的描述。
  • 更改了"Transceiver Clocking and Channel Placement Guidelines in XAUI Configuration"部分中的注释。
  • 在图"Transceiver Clocking for XAUI Configuration With Phase Compensation FIFO Enabled"中添加了一个注释。
  • 增添了图"Transceiver Clocking for XAUI Configuration With Phase Compensation FIFO Enabled"。
  • 从"General Options"表中删除了Data Rate参数。
  • 从"Clock and Reset Signals"表中删除了tx_digitalreset信号。
  • 更改了"PMA Channel Controller Signals"表中的可用信号。
  • 在"Advanced Options"表中增添了Enable phase compensation FIFO参数。
  • 在"XAUI Top-Level Signals—Soft PCS and PMA"图中增添了pll_cal_busy_i信号。
  • 在"XAUI Top-Level Signals—Soft PCS and PMA"图中增添了xgmii_rx_inclk端口。
  • 更改了"Clock and Reset Signals"表中的描述。
  • 从"PMA Channel Controller Signals"表中删除了以下信号：
    • tx_bonding_clocks[5:0]
    • pll_cal_busy_i
    • pll_powerdown_o
    • pll_locked_i
  • 对"XAUI PHY IP Core Registers"表作了如下变更。
    • 删除了cal_blk_powerdown
    • 删除了pma_tx_pll_is_locked
    • 删除了字地址0x082, 0x083, 0x086, 0x087, 0x088, 0x089
    • 删除了patterndetect[7:0]
    • 更改了syncstatus [7:0]的描述
  • 在"SDR RX XGMII Interface"表中添加了xgmii_rx_inclk端口。
  • 在"PMA Channel Controller Signals"表中添加了pll_cal_busy_i端口。
  • 增添了"XAUI PHY Timing Analyzer SDC Constraint"部分。

对PCI Express部分作了如下变更：

  • 在Gen3 Rate Switch部分中添加了PIPE Gen3 32 bit PCS Clock Rates表。
  • 更新了Rate Switch Change图。
  • 更新了Bit Mappings When the Simplified Interface Is Disabled表。
  • 更新了How to Place Channels for PIPE Configurations中的图。
  • 更新了表Parameters for Arria 10 Native PHY IP in PIPE Gen1, Gen2, Gen3 Modes - TX PMA。
  • 更新了Signals and Ports of Native PHY IP for PIPE图中的时钟域。
  • 更新了Ports for Arria 10 Transceiver Native PHY in PIPE Mode表。
  • 更新了Logical PCS Master Channel for PIPE Configuration表。
  • 更新了Gen1/Gen2的PCIe反向并行环回功能与输入信号名称。
  • 更新了速率开关切换图。
  • 更新了 Gen3数据发送图中的Gearbox Gen3 Transmission信号。
  • 更新了PIPE设计实例部分。
  • 更新了Gen3 Power State Management P1 to P0 Transition信号。
  • 更新了PIPE配置支持的功能表。
  • 更新了Gen1/Gen2功能部分。

对CPRI部分作了如下变更：

  • 更新了"RX字对齐器模式"的参数值。
  • 对GUI "Enable Interlaken TX random disparity bit"的Interlaken添加新选项。
  • 将PMA配置规则的选项"SATA"更改为"SATA/SAS"。
  • 将GUI选项"CTLE adaptation mode"更改为"DFE adaptation mode"。

对Other Protocols部分作了如下变更：

  • 增添了四个小节："TX Bit Slip"、"TX Polarity Inversion"、"RX Bit Slip"和"RX Polarity Inversion"。
  • 在图"Manual Mode when the PCS-PMA Interface Width is 10 Bits"和"Manual Mode when the PCS-PMA Interface Width is 16 Bits"中更改了tx_parallel_data的初始值。
  • 在"General and Datapath Parameters"表中，将"Data rate"的最小值更改为1 Gbps。

对Simulating the Native Transceiver PHY部分作了如下变更：

  • 在引导部分，移除了网表列表中的第三项，因为门级时序仿真不再支持此项。
  • 在"How to Use NativeLink to Specify a ModelSim Simulation"部分中删除了关于ModelSim DE simulator的信息。
2014.10.08

对Ethernet部分作了如下变更：

  • 更改了文档版本10GBASE-KR PHY IP内核及FEC选项和1G/10 Gbps以太网PHY IP内核的"Avalon存储器映射接口信号"表中mgmt_clk的频率。

对Other Protocols部分作了如下变更：

  • 移除了有关 Quartus® II软件合法性检查限制的错误说明。
2014.08.15

对Transceiver Design Flow部分作了如下变更：

  • 在"Transceiver Design Flow"图中添加了"Make Pin Assignments Using Pin Planner and Assignment Editor"部分
  • 更新了Select and Instantiate PHY IP, Generate PHY IP, Select and Instantiate PLL IP和Generate PLL IP部分，包括了根据ACDS 14.0A10 release的新IP例化流程。
  • 增添了一个新的小节 Make Pin Assignments Using Pin Planner and Assignment Editor

对Arria 10 Transceiver Protocols and PHY IP Support部分作了如下变更：

  • 对"Arria 10 Transceiver Protocols and PHY IP Support"表进行了更新
    • 从表格中移除了SFIS和10G SDI。
    • 在表格中更新了Protocol Preset、Transceiver Configuration Rule和PCS Support for protocols。

对Using the Arria 10 Transceiver Native PHY IP部分作了如下变更：

  • 将MegaWizard Plug-In Manager的参考更新成IP Catalog和Parameter Editor。
  • 在图"Transceiver Native PHY IP Top Level Interfaces and Functional Blocks"中增添了PCS Direct模块。
  • 针对14.0A10 release IP GUI对图"Transceiver Native PHY IP GUI"进行了更新。
  • 更新了General and Datapath Parameters部分
    • 在表"General and Datapath Options"中更新了参数描述。
    • 在表"Transceiver Configuration Rule Parameters"中更新了参数描述。
  • 更新了PMA Parameters部分
    • 更新了表"TX PMA Bonding options", "TX PLL Options", "RX PMA Parameters"中的参数描述。
    • 增添了对CTLE adaptation mode 的描述并更新了对DFE adaptation mode的描述。
  • Enhanced PCS Parameters部分
    • 增添了一个新表"Enhanced PCS Parameters"
    • 更新了表"Enhanced PCS TX FIFO Parameters"、"Enhanced PCS RX FIFO Parameters"、"Interlaken Frame Generator Parameters"、"Interlaken Frame Synchronizer Parameters"、"10GBASE-R BER Checker Parameters"、Scrambler-Descrambler Parameters"、"Block Synchronizer Parameters"和"Gearbox Parameters"中的参数描述。
    • 在"KR-FEC Parameters"表中添加了描述。
  • Standard PCS Parameters
    • 更新了表"TX and RX FIFO Parameters"、"Rate Match FIFO Parameters"、"Word Aligner and Bitslip Parameters"和"PCIe Ports"中的描述。
  • Dynamic Reconfiguration Parameters
    • 删除了Enable Embedded JTAG Avalon-MM Master参数，增添了Native PHY Debug Master Endpoint参数并更新了此参数的描述。
    • 增添了表"Embedded Debug Parameters"。
  • 在IP Core File Locations部分中，更新了图"Directory Structure for Generated Files"。
  • 将DFE和CTLE的自适应模式从“一次性”更改为“触发式”。

对Interlaken部分作了如下变更：

  • 将“Signals and Ports of Native PHY IP for Interlaken”图中的参数名称从tx_bonding_clock更改为 tx_bonding_clock[5:0]。
  • 更新了"Native PHY IP Parameter Settings for Interlaken"部分中的表格：
    • 添加了新表格："10GBASE-R BER检查器参数"、"KR-FEC参数"。
    • 删除了表："配置设置档参数"。
    • 添加了新的参数并更新现有参数到表："普通和数据通路参数"、"TX PMA参数"、"RX PMA参数"、"Enhanced PCS参数"、"动态重配置参数"。
    • 将现有参数更新到表："Interlaken帧生成器参数"、"Interlaken CRC-32生成器和检查器参数"。

对Ethernet部分作了如下变更：

  • XAUI PHY IP Core部分的首次发布。
  • 在图"Transceiver Channel Datapath and Clocking at 1250 Mbps for GbE, GbE with IEEE 1588v2"中，更改了FPGA架构与PCS之间的总线宽度并添加了注释3和注释4。
  • 在图"Decoding for GbE"的描述中提供了rx_parallel_data、rx_patterndetect和rx_runningdisp的完整十六进制值。
  • 更改了Rate Match FIFO for GbE部分中的注释，阐明了总共200 ppm是有效的。
  • 在"Connection Guidelines for a GbE/GbE with IEEE 1588v2 PHY Design"图中添加了pll_cal_busy电路，更新了信号并增添了一个注释。
  • 从"General and Datapath Options"表中删除了device and speed grade参数。
  • 在“RX PMA 参数”表中更改了PPM检测器阈值参数并删除了判定反馈均衡参数。
  • 在"10GBASE-R PHY as Part of the IEEE802.3-2008 Open System Interconnection (OSI)"图中更改了10GBASE-R PHY分组。
  • 在10GBASE-R, 10GBASE-R with IEEE 1588v2, and 10GBASE-R with FEC Variants部分中，添加了"10GBASE-R兼容于10-Gbps Ethernet MAC Intel® FPGA IPCore Function"。
  • 增添了图"Transceiver Channel Datapath and Clocking for 10GBASE-R with IEEE 1588v2"。
  • 更改了How to Implement 10GBASE-R, 10GBASE-R with IEEE 1588v2, and 10GBASE-R with FEC in Arria 10 Transceivers部分中的步骤1和步骤4以匹配GUI。
  • 在10GBASE-KR PHY IP Core部分中，指定了10-12的目标BER 。
  • 删除了图"Top Level Modules of the 1G/10GbE PHY Intel® FPGA IP Core Function"。
  • 从"10GBASE-KR PHY Performance and Resource Utilization"表中删除了10GBASE-KR PHY with 1588 variant。
  • 替换了图"10GBASE-KR PHY IP Block Diagram"。
  • 增添了Auto Negotiation, IEEE 802.3 Clause 73部分。
  • 从本质上对Link Training (LT), IEEE 802.3 Clause 72部分进行了重写。
  • 删除了图"TX Equalization for Link Partners"。
  • 删除了图"TX Equalization in Daisy Chain Mode"。不支持菊花链(daisy chain)。
  • 删除了Auto Negotiation部分。
  • 替换了图"Reconfiguration Block Details"。
  • 从"General Options Parameters"表中删除了Initial Datapath、Enable internal PCS reconfiguration logic和Enable IEEE 1588 Precision time Protocol参数。
  • 在"General Options Parameters"表中增添了Reference clock frequency、Enable additional control and status pins、Include FEC sublayer、Set FEC_ability bit on power up and reset和Set FEC_Enable bit on power up and reset参数。
  • 删除了10GBASE-R Parameters部分。
  • 删除了10M/100M/1Gb Ethernet Parameters部分。
  • 删除了Speed Detection Parameters部分。
  • 从本质上对表"Auto Negotiation and Link Training Settings"进行了更改，添加了AN_PAUSE Pause Ability、CAPABLE_FEC ENABLE_FEC (request)、AN_TECH Technology Ability、AN_SELECTOR Selector Field和Width of the Training Wait Counter参数。
  • 更新了"Optional Parameters"表中的所有参数名称、值和描述。
  • 更新了"10GBASE-KR Top-Level Signals"图中的信号。
  • 在"Clock and Reset Signals"表中，删除了rx_serial_clk_1g和tx_serial_clk_1g信号并在所有描述中删除了对"1G"的引用。
  • 在Data Interfaces部分中删除了对GMII和MII接口的引用。
  • 从"XGMII Signals"表中删除了GMII和MII信号。
  • 更新了"Control and Status Signals"表中的信号列表。
  • 删除了Daisy-Chain Interface Signals部分。
  • 删除了Embedded Processor Interface Signals部分。
  • 更新了"Dynamic Reconfiguration Interface Signals"表中的信号列表。
  • 在"10GBASE-KR Register Definitions"表中添加了新的寄存器并更新了现有寄存器的描述。
  • 更新了"PCS Registers"表中的0x482寄存器。
  • 在"PMA Registers"表中更新并删除了一些地址。
  • 增添了Speed Change Summary部分。
  • 删除了10GBASE-KR, Backplane, FEC, GMII PCS Registers部分。
  • 删除了1588 Delay Requirement部分。
  • 删除了Channel Placement Guidelines部分。
  • 从Design Example部分中删除了介绍性段落。
  • 从"Top Level Modules of the 1G/10GbE PHY Intel® FPGA IP Core Function"图中删除了1588 FIFO模块。
  • 在"1G/10GbE PHY Performance and Resource Utilization"表中，更新了ALM、ALUT、Register和M20K的所有值。
  • 更新了图"Reconfiguration Block Details"中的模块。
  • 更新了"Clocks for Standard and 10G PCS and TX PLLs"图中的模块和时钟连接。
  • 更改了"Clock and Reset Signals"表中的信号名称和描述。
  • 在"10GBASE-R Parameters"表中，更改了10GbE Reference Clock frequency的参数名称并增添了1G Reference clock frequency参数。
  • 从"FEC Options"表中删除了Set FEC_ability bit on power up and reset和Set FEC_enable bit on power up and reset参数。
  • 更新了"1G/10GbE PHY Top-Level Signals"图中的可用信号列表。
  • 在"10GBASE-KR Register Definitions"表中添加了新的寄存器并更新了现有寄存器的描述。
  • 在"10GBASE-KR, Backplane, FEC GMII PCS Registers"表中增添了0x4A8和0x4A9地址并更新了地址0x4A2和0x4A3的名称。
  • 增添了Speed Change Summary部分。

对PCI Express部分作了如下变更：

  • 增添了一个新主题Pipe link equalization for Gen 3 data rate。
  • 在How to Connect TX PLLs for PIPE Gen1, Gen2 and Gen3 Mode部分中，将"MegaWizard Plugin Manager"更改成"Parameter Editor"/"IP Catalog"。
  • 在How to Implement PCI Express in Arria 10 Transceivers部分中，将"MegaWizard Plugin Manager"更改成"Parameter Editor"/"IP Catalog"。
  • 在Supported Pipe Features部分中，将"MegaWizard Plugin Manager"更改成"Parameter Editor"/"IP Catalog"。

对CPRI部分作了如下变更：

  • 在"TX PLL Supported Data Rates"表中的每一行都添加了新值。

对Other Protocols部分作了如下变更：

  • 更新了"How to Use NativeLink to Specify a ModelSim Simulation"部分。
  • 更新了"NativeLink Generated Scripts for Third-Party RTL Simulation"表。
  • 对MegaWizard的引用更改成IP Catalog或者Parameters Editor。
  • Using the Basic and Basic with KR FEC Configurations of Enhanced PCS
    • 更新了图"Transceiver Channel Datapath and Clocking for Basic (Enhanced PCS) Configuration"并添加了脚注3。
    • 更新了"General and Datapath Parameters"、"TX PMA Parameters"、"RX PMA Parameters"和"Enhanced PCS Parameters"表。
    • 添加了表"Equalization"。
    • 添加了"How to Enable Low Latency in Basic Enhanced PCS"部分。
  • Using the Basic/Custom, Basic/Custom with Rate Match Configurations of Standard PCS
    • 更新了图"Manual Mode when the PCS-PMA Interface is 8 Bits"、"Manual Mode when the PCS-PMA Interface is 10 Bits"和"Manual Mode when the PCS-PMA Interface is 16 Bits"图中的值。
    • 增添了"8B/10B Encoder and Decoder"和"8B/10B TX Disparity Control"部分。
    • 更新了图"Connection Guidelines for a Basic/Custom Design"。
    • 更新了表"General and Datapath Options Parameters"、"TX PMA Parameters"、"RX PMA Parameters"和"Standard PCS Parameters"。
  • Design Considerations for Data Rates Above 17.4 Gbps Using Arria 10 GT Channels
    • 将GT通道的最大数据速率更新成25.4 Gbps。
    • 添加了关于PCS Direct模式的信息。
    • 更新了图"ATX PLL IP with GT Clock Lines Enabled"。
  • 更新了How to Implement the Basic, Basic with Rate Match Transceiver Configuration Rules in Arria 10 Transceivers部分。

对Simulating the Transceiver Native PHY IP Core部分作了如下变更：

  • 更新了"How to Use NativeLink to Specify a ModelSim Simulation"部分。
  • 更新了"NativeLink Generated Scripts for Third-Party RTL Simulation"表。
2013.12.02 首次发布。
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