仅对英特尔可见 — GUID: nik1398707191068
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6.13. 端口和参数
在对IP core进行参数化时,打开Share reconfiguration interface可以在所有通道中共享重配置接口。使能这一选项时,IP core提供一个单一的重配置接口,用于对所有通道的动态重配置。地址比特[9:0]提供了所选通道的重配置空间的寄存器地址。重配置地址剩余的地址比特指定所选的逻辑通道。例如:如果Native PHY IP实例中有四个通道,那么reconfig_address[9:0]指定地址,而reconfig_address[11:10]是二进制编码来指定这四个通道。例如:reconfig_address[11:10]中的2'b01指定逻辑通道1。
下图显示了当Native PHY IP core配置成四个通道,并且使能Share reconfiguration interface选项时的可用信号。
端口名称 | 方向 | 时钟域 | 说明 |
---|---|---|---|
reconfig_clk | 输入 | N/A | Avalon® 时钟。时钟频率为100-125 MHz。 |
reconfig_reset | 输入 | reconfig_clk | 复位 Avalon® 接口。异步到置位和同步到置低。 |
reconfig_write | 输入 | reconfig_clk | 写使能信号。信号为高电平有效。 |
reconfig_read | 输入 | reconfig_clk | 读使能信号。信号为高电平有效。 |
reconfig_address[log2<N>+9:0] | 输入 | reconfig_clk | 地址总线。较低的10比特指定地址,较高的比特指定通道。 |
reconfig_writedata[31:0] | 输入 | reconfig_clk | 32-bit数据写入总线。写入到reconfig_address所指示的地址的数据。 |
reconfig_readdata[31:0] | 输出 | reconfig_clk | 32-bit数据读取总线。在执行读取操作后有效数据被放置在此总线上。在reconfig_waitrequest变高,然后再变低后,信号有效。 |
reconfig_waitrequest | 输出 | reconfig_clk | 指示 Avalon® 接口处于忙状态的一比特信号。保持 Avalon® 命令在置位状态直到接口准备好进行读/写传输。这一信号的行为取决于Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE功能使能与否。关于详细信息,请参考仲裁部分。 |
当Share reconfiguration interface关闭时,Native PHY IP core对每个通道提供一个独立的重配置接口。例如:当重配置接口没有共享四通道的Native PHY IP实例时,reconfig_address[9:0]对应到逻辑通道0的重配置地址总线,reconfig_address[19:10]对应到逻辑地址1的重配置地址总线,reconfig_address[29:20]对应到逻辑通道2的重配置地址总线,reconfig_address[39:30]对应到逻辑通道3的重配置地址总线。
下图显示了当Native PHY配置成四通道以及禁用Share reconfiguration interface选项时可用的信号。
端口名称 | 方向 | 时钟域 | 说明 |
---|---|---|---|
reconfig_clk[N-1:0] | 输入 | N/A | 每个通道的 Avalon® 时钟。时钟频率为100-125 MHz。 |
reconfig_reset[N-1:0] | 输入 | reconfig_clk | 复位每个通道的 Avalon® 接口。异步到置位和同步到置低。 |
reconfig_write[N-1:0] | 输入 | reconfig_clk | 每个通道的写使能信号。信号为高电平有效。 |
reconfig_read[N-1:0] | 输入 | reconfig_clk | 每个通道的读使能信号。信号为高电平有效。 |
reconfig_address[N*10-1:0] | 输入 | reconfig_clk | 每个通道的10-bit地址总线。 |
reconfig_writedata[N*32-1:0] | 输入 | reconfig_clk | 每个通道的32-bit数据写总线。写入到reconfig_address中的相应地址域指示的地址中的数据。 |
reconfig_readdata[N*32-1:0] | 输出 | reconfig_clk | 每个通道的32-bit数据读取总线。在执行读取操作后有效数据被放置在此总线上。在waitrequest变高,然后再变低后,信号有效。 |
reconfig_waitrequest[N-1:0] | 输出 | reconfig_clk | 指示 Avalon® 接口处于忙状态的一比特信号。保持 Avalon® 命令在置位状态直到接口准备好进行读/写传输。这一信号的行为取决于Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE功能使能与否。关于详细信息,请参考仲裁部分。 |
参数 | 值 | 说明 |
---|---|---|
Enable dynamic reconfiguration | On / Off | 此参数在Native PHY和TX PLL IP参数编辑器中可用。使能重配置接口。默认为Off。当此选项使能时,重配置接口被显示出来。 |
Share reconfiguration interface | On / Off | 此参数仅在Native PHY IP参数编辑器中可用。使您能够使用单个重配置接口来控制所有的通道。默认为Off。如果使能,那么reconfig_address最高位标识有效的通道。较低的10比特指定重配置地址。使用二进制编码来标识有效的通道(仅适用于收发器Native PHY)。如果Native PHY配置有多个通道,则必须使能这一选项。 |
Enable Native PHY Debug Master Endpoint | On / Off | 此参数在Native PHY和TX PLL IP参数编辑器中可用。此选项使能时,Native PHY Debug Master Endpoint (NPDME)被例化,并且可访问Native PHY的Avalon存储器映射接口。您可以使用System Console和NPDME访问某些测试和调试功能。有关NPDME的详细信息,请参考嵌入式调试功能部分。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE | On / Off | 此选项使能时,reconfig_waitrequest不通过PreSICE指示Avalon存储器映射接口仲裁的状态。Avalon存储器映射接口仲裁状态是在软核状态寄存器比特中反映的。此功能要求使能Optional Reconfiguration Logic下的Enable control and status registers功能。有关此功能的详细信息,请参考仲裁。有关校准的详细信息,请参考校准章节。 |
Enable capability registers | On / Off | 此参数在Native PHY和TX PLL IP参数编辑器中可用。使能功能(capability)寄存器。这些寄存器提供有关收发器通道/PLL的配置的概要信息。 |
Set user-defined IP identifier | User-specified | 此参数在Native PHY和TX PLL IP参数编辑器中可用。设置一个用户定义的数字表示符,当功能寄存器使能时可以从user_identifier偏移读取该标识符。 |
Enable control and status registers | On / Off | 此参数在Native PHY和TX PLL IP参数编辑器中可用。使能软核寄存器,以便通过NPDME或重配置接口在PHY/PLL接口上读取状态信号和写入控制信号。 |
Enable PRBS soft accumulators | On / Off | 此参数仅在Native PHY IP参数编辑器中可用。使能软核逻辑,以便在使用硬核PRBS生成器和检查器时执行PRBS比特和错误累加。 |
Configuration file prefix | User-specified | 此参数在Native PHY和TX PLL IP参数编辑器中可用。指定用于生成配置文件的文件前缀。对于Native PHY和PLL的每个种类,请使用一个唯一的配置文件前缀。 |
Generate SystemVerilog package file | On / Off | 此参数在Native PHY和TX PLL IP参数编辑器中可用。创建一个SystemVerilog封装文件,其中包含了所有重配置地址的当前配置数据值。默认情况下为禁止。 |
Generate C header file | On / Off | 此参数在Native PHY和TX PLL IP参数编辑器中可用。创建一个C头文件,其中包含了所有重配置地址的当前配置数据值。默认情况下为禁止。 |
Generate MIF (Memory Initialize File) | On / Off | 此参数在Native PHY和TX PLL IP参数编辑器中可用。创建一个MIF文件,其中包含了所有重配置地址的当前配置数据值。默认情况下为禁止。 |
Include PMA analog settings in the configuration files | On / Off | 此参数仅在Native PHY IP参数编辑器中可用。使能时,IP使您能够对PMA配置模拟设置。这些设置被包括在所生成的配置文件中。
注: 即使在Native PHY IP参数编辑器中使能了该选项,编译静态设计时,仍然要对模拟设置指定QSF约束。Native PHY IP参数编辑器中的模拟设置仅用于包括这些设置及在所选配置文件中的相关设置。有关模拟设置的QSF约束的详细信息,请参考模拟参数设置章节。
|
Enable multiple reconfiguration profiles | On / Off | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。使用Parameter Editor存储多个配置。每个设置文件(profile)的参考设置都列在Parameter Editor中。 |
Enable embedded reconfiguration streamer | On / Off | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。将重配置流传输器嵌入到Native PHY/ATX PLL IP core中,并且在多个预定义配置设置文件之间自动化动态重配置操作。 |
Generate reduced reconfiguration files | On / Off | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。使能Native PHY和ATX PLL IP core,生成仅包含多个设置文件之间不同属性的重配置文件。 |
Number of reconfiguration profiles | 1 to 8 | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。指定多种重配置设置文件使能时可支持的重配置设置文件的数量。 |
Selected reconfiguration profile | 0 to 7 | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。选择点击Store profile时要存储哪些设置文件。 |
Store configuration to selected profile | N/A | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。将当前的Native PHY和ATX PLL参数设置存储到Selected reconfiguration profile参数指定的设置文件中。 |
Load configuration from selected profile | N/A | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。从Selected reconfiguration profile参数指定的存储设置文件中加载当前的Native PHY/ATX PLL IP和参数设置。 |
Clear selected profile | N/A | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。清除由Selected reconfiguration profile参数指定的设置文件所存储的Native PHY/ATX PLL IP参数设置。空的设置文件都默认为Native PHY/ATX PLL IP的当前参数设置。换言之,空的设置文件反映了Native PHY/ATX PLL IP的当前参数设置。 |
Clear all profiles | N/A | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。清除所有设置文件的Native PHY/ATX PLL IP参数设置。 |
Refresh selected_profile | N/A | 此参数仅在Native PHY和ATX PLL IP参数编辑器中可用。相当于按顺序单击Load configuration from selected profile和Store configuration to selected profile。此操作从Selected reconfiguration profile参数指定的所存储的设置文件中加载参数设置,然后将该参数存储回设置文件。 |
参数 | 值 | 说明 |
---|---|---|
TX Analog PMA Settings | ||
Analog Mode (Load 英特尔-recommended Default settings) | cei_11100_lr to xfp_9950 | 选择模拟协议模式来预选TX管脚摆幅设置(VOD、预加重和摆率)。在Parameter Editor中加载预选值后,如果需要更改一个或多个单独的TX管脚摆幅设置,那么需要使能该选项来覆盖英特尔建议的默认设置,以便单独修改设置。有关模拟设置的QSF assignment的详细信息,请参考模拟参数设置章节。 |
Override 英特尔-recommended Analog Mode Default settings | On / Off | 使能该选项来覆盖对一个或多个TX模拟参数所选的TX Analog Mode的英特尔建议的设置。 |
Output Swing Level (VOD) | 0-31 | 选择发送器可编程的输出差分电压摆幅。 |
Pre-Emphasis First Pre-Tap Polarity | Fir_pre_1t_neg, Fir_pre_1t_pos | 选择预加重的第一个预抽头(pre-tap)的极性。 |
Pre-Emphasis First Pre-Tap Magnitude | 0-16 | 选择预加重的第一个预抽头(pre-tap)的幅度。 |
Pre-Emphasis Second Pre-Tap Polarity | Fir_pre_2t_neg, Fir_pre_2t_pos | 选择预加重的第二个预抽头(pre-tap)的极性。 |
Pre-Emphasis Second Pre-Tap Magnitude | 0-7 | 选择要预加重的第二个预抽头的幅度。 |
Pre-Emphasis First Post-Tap Polarity | Fir_post_1t_neg, Fir_post_1t_pos | 选择预加重的第一个后抽头(post-tap)的极性。 |
Pre-Emphasis First Post-Tap Magnitude | 0-25 | 选择预加重的第一个后抽头(post-tap)的幅度。 |
Pre-Emphasis Second Post-Tap Polarity | Fir_post_2t_neg, Fir_post_2t_pos | 选择预加重的第二个后抽头(post-tap)的极性。 |
Pre-Emphasis Second Post-Tap Magnitude | 0-12 | 选择预加重的第二个后抽头(post-tap)的幅度。 |
Slew Rate Control | slew_r0 to slew_r5 | 选择TX输出信号的摆率。有效值包括从最慢至最快的速率。 |
High-Speed Compensation | Enable / Disable | 使能TX驱动器中的配电网络(PDN)导致的符号间干扰(ISI)补偿。使能时,它会减少由PDN导致的ISI抖动,但会增加功耗。 |
On-Chip termination | r_r1, r_r2 | 选择片上TX差分终端。 |
RX Analog PMA settings | ||
Override 英特尔-recommended Default settings | On / Off | 使能该选项来覆盖一个或多个RX模拟参数的英特尔建议的设置。有关模拟设置的QSF assignment的详细信息,请参考模拟参数设置章节。 |
CTLE (Continuous Time Linear Equalizer) mode | non_s1_mode, s1_mode | 在RX高增益模式(non_s1_mode)与RX高数据速率模式(s1_mode)之间选择Continuous Time Linear Equalizer (CTLE)的模式。 |
DC gain control of high gain mode CTLE | no_dc_gain to stg4_gain7 | 选择高增益模式下Continuous Time Linear Equalizer (CTLE)的DC增益。 |
AC Gain Control of High Gain Mode CTLE | radp_ctle_acgain_4s_0 to radp_ctle_acgain_4s_28 | 选择CTLE处于手动模式时高增益模式下的Continuous Time Linear Equalizer (CTLE)的AC增益。 |
AC Gain Control of High Data Rate Mode CTLE | radp_ctle_eqz_1s_sel_0 to radp_ctle_eqz_1s_sel_15 | 选择CTLE处于手动模式时高速率模式下的Continuous Time Linear Equalizer (CTLE)的AC增益。 |
Variable Gain Amplifier (VGA) Voltage Swing Select | radp_vga_sel_0 to radp_vga_sel_7 | 选择CTLE和DFE模块处于手动模式时的Variable Gain Amplifier (VGA)输出电压摆幅。 |
Decision Feedback Equalizer (DFE) Fixed Tap 1 Coefficient | radp_dfe_fxtap1_0 to radp_dfe_fxtap1_127 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头1的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 2 Coefficient | radp_dfe_fxtap2_0 to radp_dfe_fxtap2_127 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头2的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 3 Coefficient | radp_dfe_fxtap3_0 to radp_dfe_fxtap3_127 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头3的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 4 Coefficient | radp_dfe_fxtap4_0 to radp_dfe_fxtap4_63 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头4的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 5 Coefficient | radp_dfe_fxtap5_0 to radp_dfe_fxtap5_63 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头5的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 6 Coefficient | radp_dfe_fxtap6_0 to radp_dfe_fxtap6_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头6的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 7 Coefficient | radp_dfe_fxtap7_0 to radp_dfe_fxtap7_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头7的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 8 Coefficient | radp_dfe_fxtap8_0 to radp_dfe_fxtap8_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头8的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 9 Coefficient | radp_dfe_fxtap9_0 to radp_dfe_fxtap9_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头9的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 10 Coefficient | radp_dfe_fxtap10_0 to radp_dfe_fxtap10_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头10的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 11 Coefficient | radp_dfe_fxtap11_0 to radp_dfe_fxtap11_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头11的系数。 |
On-Chip termination | r_ext0, r_r1, r_r2 | 选择片上RX差分终端。 |