英特尔® Arria® 10收发器PHY用户指南

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ID 683617
日期 3/28/2022
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文档目录
文档目录 x
1. Arria® 10 收发器PHY概述 2. 实现Arria 10收发器中的协议 3. PLL和时钟网络 4. 复位收发器通道 5. Arria 10收发器PHY体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 调试收发器工具套件
1. Arria® 10 收发器PHY概述 x
1.1. 器件收发器布局 1.2. 收发器PHY体系结构概述 1.3. 校准 1.4. 英特尔Arria 10收发器PHY概述修订历史
1.1. 器件收发器布局 x
1.1.1. Arria® 10 GX器件收发器布局 1.1.2. 英特尔Arria 10 GT器件收发器布局 1.1.3. Arria® 10 GX和GT器件的封装详情 1.1.4. Arria® 10 SX器件收发器的布局 1.1.5. Arria® 10 SX器件的封装详情
1.2. 收发器PHY体系结构概述 x
1.2.1. 收发器Bank的体系结构 1.2.2. PHY层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块(CGB)
1.2.2. PHY层收发器组件 x
1.2.2.1. GX收发器通道 1.2.2.2. GT收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送(ATX) PLL 1.2.3.2. 小数分频PLL (fPLL) 1.2.3.3. 通道PLL (CMU/CDR PLL)
2. 实现Arria 10收发器中的协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Arria® 10 收发器协议和PHY IP支持 2.4. 使用 Arria® 10 收发器Native PHY IP内核 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. 其它协议 2.10. 仿真收发器Native PHY IP Core 2.11. 在英特尔Arria 10收发器中实现协议的修订历史
2.2. 收发器设计流程 x
2.2.1. 选择和例化PHY IP内核 2.2.2. 配置PHY IP内核 2.2.3. 生成PHY IP内核 2.2.4. 选择PLL IP内核 2.2.5. 配置PLL IP内核 2.2.6. 生成PLL IP内核 2.2.7. 复位控制器 2.2.8. 创建重配置逻辑 2.2.9. 连接PHY IP到PLL IP内核和复位控制器 2.2.10. 连接数据通路 2.2.11. 进行模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计的功能性
2.4. 使用 Arria® 10 收发器Native PHY IP内核 x
2.4.1. 预置(Preset) 2.4.2. 常规参数和数据通路参数 2.4.3. PMA参数 2.4.4. Enhanced PCS参数 2.4.5. Standard PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. Enhanced PCS端口 2.4.10. Standard PCS端口 2.4.11. IP内核文件位置 2.4.12. 未使用的收发器RX通道 2.4.13. 不支持的特性
2.4.9. Enhanced PCS端口 x
2.4.9.1. Enhanced PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和成帧层控制字 2.5.2. Interlaken配置时钟和绑定 2.5.3. 如何在Arria 10收发器中实现Interlaken 2.5.4. 设计实例 2.5.5. Interlaken的Native PHY IP参数设置
2.5.2. Interlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定方案 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定 2.5.2.2.2. RX多通道FIFO去偏斜状态机
2.6. Ethernet x
2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2 2.6.2. 10GBASE-R，10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant) 2.6.3. 10GBASE-KR PHY IP Core 2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core 2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core 2.6.6. XAUI PHY IP Core 2.6.7. 缩略语
2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2 x
2.6.1.1. GbE，GbE with IEEE 1588v2的8B/10B编码 2.6.1.2. GbE，GbE with IEEE 1588v2的字对齐 2.6.1.3. GbE，GbE with IEEE 1588v2的8B/10B解码 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Arria® 10 收发器中实现GbE，GbE with IEEE 1588v2 2.6.1.6. GbE和GbE with IEEE 1588v2的Native PHY IP参数设置
2.6.1.1. GbE，GbE with IEEE 1588v2的8B/10B编码 x
2.6.1.1.1. GbE，GbE with IEEE 1588v2中的8B/10B编码器的复位条件
2.6.2. 10GBASE-R，10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant) x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R 2.6.2.3. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和10GBASE-R with IEEE 1588v2收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.6.3. 10GBASE-KR PHY IP Core x
2.6.3.1. 10GBASE-KR PHY发布信息 2.6.3.2. 10GBASE-KR PHY的性能和资源使用情况 2.6.3.3. 10GBASE-KR功能说明 2.6.3.4. 参数化10GBASE-KR PHY 2.6.3.5. 10GBASE-KR PHY接口 2.6.3.6. Avalon存储器映射接口寄存器 2.6.3.7. 创建10GBASE-KR设计 2.6.3.8. 设计示例 2.6.3.9. 仿真支持
2.6.3.4. 参数化10GBASE-KR PHY x
2.6.3.4.1. 常规选项(General Options) 2.6.3.4.2. 10GBASE-R参数 2.6.3.4.3. 10GBASE-KR自动协商和链路训练参数 2.6.3.4.4. 10GBASE-KR可选参数 2.6.3.4.5. 速度检测参数
2.6.3.5. 10GBASE-KR PHY接口 x
2.6.3.5.1. 时钟和复位接口 2.6.3.5.2. 数据接口 2.6.3.5.3. 到标准SDR XGMII数据的XGMII映射 2.6.3.5.4. 串行数据接口 2.6.3.5.5. 控制和状态接口 2.6.3.5.6. 动态重配置接口
2.6.3.6. Avalon存储器映射接口寄存器 x
2.6.3.6.1. 10GBASE-KR PHY寄存器定义 2.6.3.6.2. 硬核收发器PHY寄存器 2.6.3.6.3. Enhanced PCS寄存器 2.6.3.6.4. PMA寄存器
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core x
2.6.4.1. 1G/10GbE PHY发布信息 2.6.4.2. 1G/10GbE PHY的性能和资源使用情况 2.6.4.3. 1G/10GbE PHY功能描述 2.6.4.4. 时钟和复位接口 2.6.4.5. 参数化1G/10GbE PHY 2.6.4.6. 1G/10GbE PHY接口 2.6.4.7. Avalon存储器映射接口寄存器 2.6.4.8. 创建一个1G/10GbE设计 2.6.4.9. 设计指南 2.6.4.10. 通道布局指南 2.6.4.11. 设计示例 2.6.4.12. 仿真支持 2.6.4.13. TimeQuest时序约束
2.6.4.5. 参数化1G/10GbE PHY x
2.6.4.5.1. 常规选项(General Options) 2.6.4.5.2. 10GBASE-R参数 2.6.4.5.3. 10M/100M/1Gb Ethernet参数 2.6.4.5.4. 速度检测参数 2.6.4.5.5. PHY模拟参数
2.6.4.6. 1G/10GbE PHY接口 x
2.6.4.6.1. 时钟和复位接口 2.6.4.6.2. 数据接口 2.6.4.6.3. 到标准SDR XGMII数据的XGMII映射 2.6.4.6.4. GMII接口 2.6.4.6.5. 串行数据接口 2.6.4.6.6. 控制和状态接口 2.6.4.6.7. MII 2.6.4.6.8. 动态重配置接口
2.6.4.7. Avalon存储器映射接口寄存器 x
2.6.4.7.1. 1G/10GbE寄存器定义 2.6.4.7.2. 硬核收发器PHY寄存器 2.6.4.7.3. Enhanced PCS寄存器 2.6.4.7.4. Arria 10 GMII PCS寄存器 2.6.4.7.5. PMA寄存器 2.6.4.7.6. 速度切换汇总
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core x
2.6.5.1. 关于1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core 2.6.5.2. 使用IP Core 2.6.5.3. 功能描述 2.6.5.4. 配置寄存器 2.6.5.5. 接口信号
2.6.5.1. 关于1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core x
2.6.5.1.1. 功能特性 2.6.5.1.2. 发布信息 2.6.5.1.3. 器件系列支持 2.6.5.1.4. 资源使用
2.6.5.2. 使用IP Core x
2.6.5.2.1. 参数设置
2.6.5.3. 功能描述 x
2.6.5.3.1. 时钟和复位顺序 2.6.5.3.2. 时序约束(Timing Constraints) 2.6.5.3.3. 切换操作速度
2.6.5.4. 配置寄存器 x
2.6.5.4.1. 寄存器映射 2.6.5.4.2. 配置寄存器
2.6.5.5. 接口信号 x
2.6.5.5.1. 时钟和复位信号 2.6.5.5.2. 操作模式和速度信号 2.6.5.5.3. GMII信号 2.6.5.5.4. XGMII信号 2.6.5.5.5. 状态信号 2.6.5.5.6. 串行接口信号 2.6.5.5.7. 收发器状态和重配置信号 2.6.5.5.8. Avalon存储器映射接口信号
2.6.6. XAUI PHY IP Core x
2.6.6.1. XAUI配置中的收发器数据路径 2.6.6.2. XAUI支持的特性 2.6.6.3. XAUI PHY发布信息 2.6.6.4. XAUI PHY器件系列支持 2.6.6.5. XAUI配置中的收发器时钟和通道布局指南 2.6.6.6. XAUI PHY性能和资源使用情况 2.6.6.7. 参数化XAUI PHY 2.6.6.8. XAUI PHY端口 2.6.6.9. XAUI PHY接口 2.6.6.10. XAUI PHY寄存器接口和寄存器说明 2.6.6.11. XAUI PHY Timing Analyzer SDC约束
2.6.6.7. 参数化XAUI PHY x
2.6.6.7.1. XAUI PHY常规参数 2.6.6.7.2. XAUI PHY高级选项参数
2.6.6.9. XAUI PHY接口 x
2.6.6.9.1. SDR XGMII TX接口 2.6.6.9.2. SDR XGMII RX接口 2.6.6.9.3. 收发器串行数据接口 2.6.6.9.4. XAUI PHY时钟、复位和断电(powerdown)接口 2.6.6.9.5. XAUI PHY PMA通道控制器接口 2.6.6.9.6. XAUI PHY可选的PMA控制和状态接口
2.7. PCI Express* (PIPE) x
2.7.1. PIPE的收发器通道数据路径 2.7.2. 受支持的PIPE特性 2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. PIPE的fPLL IP Core参数设置 2.7.7. PIPE的ATX PLL IP Core参数设置 2.7.8. PIPE的Native PHY IP端口 2.7.9. PIPE的fPLL端口 2.7.10. PIPE的ATX PLL端口 2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis) 2.7.12. 如何对PIPE配置布局通道 2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡 2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.7.2. 受支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性 2.7.2.2. Gen3特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)与Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe*反向并行环回
2.7.2.2. Gen3特性 x
2.7.2.2.1. 自动速度协商 2.7.2.2.2. 速率切换 2.7.2.2.3. Gen3发送器电路空闲生成 2.7.2.2.4. Gen3时钟补偿 2.7.2.2.5. Gen3电源状态管理 2.7.2.2.6. CDR控制 2.7.2.2.7. 齿轮箱(Gearbox)
2.7.12. 如何对PIPE配置布局通道 x
2.7.12.1. 绑定配置中的主通道
2.8. CPRI x
2.8.1. CPRI的收发器通道数据路径和时钟 2.8.2. CPRI的支持特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Arria® 10 收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. CPRI的收发器通道数据路径和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商
2.8.2. CPRI的支持特性 x
2.8.2.1. CPRI的确定性延迟模式下的字对齐器
2.8.2.1. CPRI的确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其它协议 x
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 2.9.3. 实现Arria 10 GT通道的设计考量 2.9.4. 如何实现PCS Direct Transceiver Configuration Rule (PCS Direct收发器配置规则)
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 x
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则 2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟 2.9.1.4. Enhanced PCS FIFO操作 2.9.1.5. TX Data Bitslip(TX数据比特滑移) 2.9.1.6. TX数据极性反转 2.9.1.7. RX Data Bitslip(RX数据比特滑移) 2.9.1.8. RX数据极性反转
2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 x
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode) 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转 2.9.2.6. RX字节反转 2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO 2.9.2.8. 速率匹配FIFO基本(双宽度)模式 2.9.2.9. 8B/10B编码器和解码器 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在基本模式下使能低延时 2.9.2.12. TX比特滑移(TX Bit Slip) 2.9.2.13. TX极性倒转 2.9.2.14. TX比特反转(TX Bit Reversal) 2.9.2.15. TX字节反转 2.9.2.16. 如何在 Arria® 10 收发器中实现Basic，Basic with Rate Match收发器配置规则 2.9.2.17. Basic，Basic with Rate Match配置的Native PHY IP参数设置
2.9.3. 实现Arria 10 GT通道的设计考量 x
2.9.3.1. 收发器PHY IP 2.9.3.2. PLL和GT收发器通道时钟线 2.9.3.3. 复位控制器 2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计 2.9.3.5. Arria 10 GT通道使用
2.10. 仿真收发器Native PHY IP Core x
2.10.1. NativeLink仿真流程 2.10.2. Scripting IP仿真 2.10.3. 定制仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim*仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim* RTL仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. Scripting IP仿真 x
2.10.2.1. 生成一个组合的仿真器设置脚本
2.10.3. 定制仿真流程 x
2.10.3.1. 如何使用仿真库编译器 2.10.3.2. 定制仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA架构-收发器接口时钟 3.6. 发送器数据路径接口时钟 3.7. 接收器数据路径接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定(Channel Bonding) 3.10. PLL反馈和级联时钟网络 3.11. 使用PLL和时钟网络 3.12. PLL和时钟网络修订历史
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时的发送PLL间距指南 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. 例化ATX PLL IP Core 3.1.2.2. ATX PLL IP Core
3.1.3. fPLL x
3.1.3.1. 例化fPLL IP Core 3.1.3.2. fPLL IP Core
3.1.4. CMU PLL x
3.1.4.1. 例化CMU PLL IP Core 3.1.4.2. CMU PLL IP Core
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的全局时钟或内核时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN时钟线 3.3.4. GT时钟线
3.9. 通道绑定(Channel Bonding) x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. PCS绑定通道的布局限制 3.9.4. 选择通道绑定方案 3.9.5. 偏斜计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. 使用PLL和时钟网络 x
3.11.1. 非绑定配置(Non-bonded Configurations) 3.11.2. 绑定配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配示例 3.11.5. 时序收敛建议
3.11.1. 非绑定配置(Non-bonded Configurations) x
3.11.1.1. 实现单通道x1非绑定配置 3.11.1.2. 实现多通道x1非绑定配置 3.11.1.3. 实现多通道xN非绑定配置
3.11.2. 绑定配置 x
3.11.2.1. 实现x6/xN绑定模式 3.11.2.2. 实现PLL反馈补偿绑定模式
4. 复位收发器通道 x
4.1. 何时需要复位？ 4.2. 收发器PHY实现 4.3. 如何进行复位？ 4.4. 使用Transceiver PHY Reset Controller 4.5. 使用一个用户编码的复位控制器 4.6. 合并状态或PLL锁定信号 4.7. Bonded PCS和PMA通道的时序约束 4.8. 复位收发器通道修订历史
4.3. 如何进行复位？ x
4.3.1. 模型1: 默认模型(Model 1: Default Model) 4.3.2. 模型2: 确认模型(Model 2: Acknowledgment Model) 4.3.3. 受复位(reset)和断电(powerdown)信号影响的收发器模块
4.3.1. 模型1: 默认模型(Model 1: Default Model) x
4.3.1.1. 所建议的复位序列 4.3.1.2. 器件操作期间复位发送器 4.3.1.3. 器件操作期间复位接收器 4.3.1.4. 器件操作期间复位收发器 4.3.1.5. 使用默认模型进行通道的动态重配置
4.3.2. 模型2: 确认模型(Model 2: Acknowledgment Model) x
4.3.2.1. 建议的复位序列 4.3.2.2. 器件操作期间复位发送器 4.3.2.3. 器件操作期间复位接收器 4.3.2.4. 使用确认模型进行发送器通道的动态重配置 4.3.2.5. 使用确认模型(acknowledgment model)进行接收器通道的动态重配置
4.4. 使用Transceiver PHY Reset Controller x
4.4.1. Transceiver PHY Reset Controller IP的参数设置 4.4.2. Transceiver PHY Reset Controller参数 4.4.3. Transceiver PHY Reset Controller接口 4.4.4. Transceiver PHY Reset Controller的资源使用
4.5. 使用一个用户编码的复位控制器 x
4.5.1. 用户编码的复位控制器信号
5. Arria 10收发器PHY体系结构 x
5.1. Arria® 10 PMA体系结构 5.2. Arria 10 Enhanced PCS体系结构 5.3. Arria® 10 Standard PCS体系结构 5.4. Arria 10 PCI Express* Gen3 PCS体系结构 5.5. 英特尔Arria 10收发器PHY体系结构修订历史
5.1. Arria® 10 PMA体系结构 x
5.1.1. 发送器 5.1.2. 串化器 5.1.3. 发送器缓冲器 5.1.4. 接收器 5.1.5. 接收器缓冲器 5.1.6. 时钟数据恢复(CDR)单元 5.1.7. 解串器 5.1.8. 环回
5.1.3. 发送器缓冲器 x
5.1.3.1. 高速差分I/O 5.1.3.2. 可编程的输出差分电压 5.1.3.3. 可编程预加重 5.1.3.4. 配电网络(PDN)引起的符号间干扰(ISI)补偿 5.1.3.5. 可编程的发送器片上终端(OCT)
5.1.5. 接收器缓冲器 x
5.1.5.1. 可编程的共模电压(VCM) 5.1.5.2. 可编程的差分片上终端(OCT) 5.1.5.3. 信号检测器 5.1.5.4. 连续时间线性均衡 (CTLE) 5.1.5.5. 可变增益放大器(VGA) 5.1.5.6. 判定反馈均衡(DFE) 5.1.5.7. 如何使能CTLE和DFE
5.1.6. 时钟数据恢复(CDR)单元 x
5.1.6.1. Lock-to-Reference模式 5.1.6.2. Lock-to-Data模式 5.1.6.3. CDR锁定模式
5.2. Arria 10 Enhanced PCS体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken帧生成器 5.2.1.3. Interlaken CRC-32 生成器 5.2.1.4. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.5. 码型生成器 5.2.1.6. 加扰器(Scrambler) 5.2.1.7. Interlaken差异生成器 5.2.1.8. TX Gearbox，TX Bitslip和极性反转 5.2.1.9. KR FEC模块
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. 相位补偿(Phase Compensation)模式 5.2.1.1.2. 寄存器(Register)模式 5.2.1.1.3. Interlaken模式 5.2.1.1.4. 基本(Basic)模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器(在Enhanced PCS和Standard PCS之间共享) 5.2.1.5.2. 伪随机码型生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX Gearbox，RX Bitslip和极性反转 5.2.2.2. 模块同步器(Block Synchronizer) 5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker) 5.2.2.4. 解扰器(Descrambler) 5.2.2.5. Interlaken帧同步器 5.2.2.6. 64B/66B解码器和接收器状态机(RX SM) 5.2.2.7. 伪随机码型验证器 5.2.2.8. 10GBASE-R误码率(BER)检查器 5.2.2.9. Interlaken CRC-32检查器 5.2.2.10. Enhanced PCS RX FIFO 5.2.2.11. RX KR FEC模块
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM) x
5.2.2.6.1. PRBS检查器
5.2.2.10. Enhanced PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器模式(Register Mode) 5.2.2.10.3. Interlaken模式 5.2.2.10.4. 10GBASE-R模式 5.2.2.10.5. 基本模式(Basic Mode)
5.3. Arria® 10 Standard PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO(与Enhanced PCS和PCIe* Gen3 PCS共享) 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列(PRBS)生成器 5.3.1.6. TX比特滑移(TX Bit Slip)
5.3.1.1. TX FIFO(与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.1.1.1. TX FIFO低延时模式 5.3.1.1.2. TX FIFO寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定的字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. Byte Serializer Serialize x2模式 5.3.1.2.4. Byte Serializer Serialize x4模式
5.3.1.3. 8B/10B编码器 x
5.3.1.3.1. 8B/10B编码器控制代码编码 5.3.1.3.2. 8B/10B编码器复位条件 5.3.1.3.3. 8B/10B编码器空闲字符替换功能 5.3.1.3.4. 8B/10B编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B编码器比特反转功能 5.3.1.3.6. 8B/10B编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX极性反转功能 5.3.2.3. 速率匹配FIFO 5.3.2.4. 8B/10B解码器 5.3.2.5. 伪随机二进制序列(PRBS)检查器 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享)
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器比特滑移模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器RX比特反转功能 5.3.2.1.7. 字对齐器RX字节反转功能
5.3.2.4. 8B/10B解码器 x
5.3.2.4.1. 8B/10B解码器控制代码编码 5.3.2.4.2. 8B/10B解码器运行差异检查器功能
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. Byte Deserializer Deserialize x2模式 5.3.2.6.3. Byte Deserializer Deserialize x4模式 5.3.2.6.4. 绑定的字节解串器(Bonded Byte Deserializer)
5.3.2.7. RX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.2.7.1. RX FIFO低延时模式 5.3.2.7.2. RX FIFO寄存器模式
5.4. Arria 10 PCI Express* Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX FIFO (与Standard PCS和Enhanced PCS共享) 5.4.1.2. 齿轮箱(Gearbox)
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配FIFO 5.4.2.3. RX FIFO (与Standard PCS和Enhanced PCS共享)
5.4.3. PIPE接口 x
5.4.3.1. 自动速度协商(Auto Speed Negotiation) 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和PLL模块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles) 6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer) 6.6. 仲裁(Arbitration) 6.7. 关于动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP Core指导的重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改PMA模拟参数 6.13. 端口和参数 6.14. 多个IP模块之间的动态重配置接口合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Arria® 10 收发器寄存器映射 6.20. 重配置接口和动态重配置修订历史
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口进行读取 6.2.2. 写入到重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX参考时钟切换 6.11.2.2. fPLL参考时钟切换 6.11.2.3. CDR和CMU参考时钟切换
6.12. 更改PMA模拟参数 x
6.12.1. 使用直接重配置流程更改VOD、预加重 6.12.2. 使用直接重配置流程在手动模式下更改CTLE设置 6.12.3. 在触发自适应模式下的CTLE设置 6.12.4. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Native PHY Debug Master Endpoint 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. 功能寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS软核累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 在非绑定设计中使能PRBS数据生成器 6.16.1.2. 在绑定设计中使能PRBS数据生成器 6.16.1.3. 在非绑定设计中使能PRBS数据检查器 6.16.1.4. 在绑定设计中使能PRBS检查器 6.16.1.5. 禁用/使能PRBS码型反转
6.16.1.1. 在非绑定设计中使能PRBS数据生成器 x
6.16.1.1.1. 在非绑定设计中使能PRBS9和PRBS31码型生成器的示例
6.16.1.2. 在绑定设计中使能PRBS数据生成器 x
6.16.1.2.1. 在绑定设计中使能PRBS9和PRBS31码型生成器的示例
6.16.1.3. 在非绑定设计中使能PRBS数据检查器 x
6.16.1.3.1. 使能PRBS数据检查器的示例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型模式
7. 校准 x
7.1. 使用PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准示例 7.6. 校准修订历史
7.2. 校准寄存器 x
7.2.1. Avalon存储器映射接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. 功能寄存器 7.2.6. 速率切换标志寄存器
7.4. 用户重新校准 x
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准 x
7.4.1.1. 用户重新校准
7.5. 校准示例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用Assignment Editor进行模拟参数设置 8.2. 使用已知的assignment更新Quartus设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器RX通道设置 8.11. 模拟参数设置修订历史
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置 8.5.3. 判定反馈均衡器(DFE)设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. 判定反馈均衡器(DFE)设置 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 调试收发器工具套件 x
9.1. 收发器工具套件GUI 9.2. 收发器调试流程演练 9.3. 链接多个FPGA的硬件资源 9.4. 处理常见错误 9.5. 调试收发器工具套件修订历史
9.1. 收发器工具套件GUI x
9.1.1. Main View功能
9.2. 收发器调试流程演练 x
9.2.1. 使能收发器工具套件支持 9.2.2. 将设计编程到一个英特尔 FPGA中 9.2.3. 将设计加载到收发器工具套件中 9.2.4. 创建收发器链路 9.2.5. 运行链路测试
9.2.4. 创建收发器链路 x
9.2.4.1. 收发器工具套件参数设置 9.2.4.2. 验证硬件连接
9.2.5. 运行链路测试 x
9.2.5.1. 运行BER测试 9.2.5.2. 链路优化测试
9.3. 链接多个FPGA的硬件资源 x
9.3.1. 将一个设计链接到一个器件 9.3.2. 将两个设计链接到两个器件 9.3.3. 在两个器件上链接一个设计 9.3.4. 在独立的板级上链接设计和器件
1. Arria® 10 收发器PHY概述
2. 实现Arria 10收发器中的协议
3. PLL和时钟网络
4. 复位收发器通道
5. Arria 10收发器PHY体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
9. 调试收发器工具套件

2.6.3.6.1. 10GBASE-KR PHY寄存器定义

Avalon存储器映射接口 slave信号提供对控制和状态寄存器的访问。

下表指定了您可以通过Avalon存储器映射接口 PHY management进行访问的控制和状态寄存器。一个单一地址空间提供了对所有寄存器的访问。

注： 除非另有说明，否则所有寄存器的默认值均为0。
注： 向保留的或未定义的寄存器地址执行写入操作可能会产生不明确的副作用。
表 121.  10GBASE-KR寄存器定义
字地址 比特 R/W 名称 说明
0x4B0 0 RW Reset SEQ 设置为1时，复位10GBASE-KR sequencer (自动速率检测逻辑)，启动PCS重配置，如果使能了AN和LT (10GBASE-KR模式)，那么还会重新启动Auto-Negotiation，Link Training或者两者。SEQ Force Mode[2:0]强制这些模式。 此复位会自清零。
1 RW Disable AN Timer Auto-Negotiation禁用计时器。 如果被禁用(Disable AN Timer = 1)，那么AN可能会卡住，并且需要软件支持才能移除ABILITY_DETECT功能(如果链路搭档不包括此功能)。此外，如果链路被困在ACKNOWLEDGE_DETECT状态，那么软件可能还要使链路退出环回模式。若要使能此计时器，需要设置Disable AN Timer = 0。
2 RW Disable LF Timer 设为1时，禁用Link Fail计时器。设为0时，使能Link Fault计时器。
3 RW fail_lt_if_ber 设置为1时，最后的LT测量将是一个非零数字。将此视为一次失败的运行。0 = 正常。
7:4 RW SEQ Force Mode[3:0]

强制定序器(sequencer)使用一个特定协议。必须将Reset SEQ比特写入 1，Force才能生效。以下是定义的编码：

  • 0000: No force
  • 0001: GigE
  • 0010: XAUI
  • 0100: 10GBASE-R
  • 0101: 10GBASE-KR
  • 1100: 10GBASE-KR FEC
8 RW Enable Arria 10 Calibration 设为1时，使能作为PCS动态重配置的一部分的Arria 10 HSSI重配置校准。当重配置PCS时，0跳过校准。
11:9 RW Reserved —
12 RW LT failure response 当设为1时，LT故障会导致PHY进入数据模式。当设为0时，LT故障重新启动自动协商(如果使能)。如果未使能自动协商，那么PHY重新启动LT。
16 RW KR FEC enable 171.0 设置为1时，使能FEC。设置为0时，禁用FEC。复位到CAPABLE_FEC参数值。
17 RW KR FEC enable err ind 171.1 设置为1时，KR PHY FEC解码错误会发送给PCS。设置为0时，FEC错误不会发送给PCS。请参考Clause 74.8.3 of IEEE 302.3ap-2007以了解详细信息。
18 RW KR FEC request 设置为1时，使能FEC请求。当此比特更改时，您必须置位Reset SEQ bit (0x4B0[0])以与新值重新协商。设置为0时，禁用FEC请求。
0x4B1 0 R SEQ Link Ready 置位时，定序器(sequencer)指示链路准备就绪。
1 R SEQ AN timeout 置位时，定序器发生了Auto Negotiation超时。此比特被锁存，当定序器重新启动Auto Negotiation时才复位。
2 R SEQ LT timeout 设置时，表示定序器发生了超时。
13:8 R SEQ Reconfig Mode[5:0] 对PCS重配置指定Sequencer模式。以下模式定义为：
  • Bit 8，mode[0]： AN模式
  • Bit 9，mode[1]： LT模式
  • Bit 10，mode[2]： 10G数据模式
  • Bit 11, mode[3]: GigE数据模式
  • Bit 12，mode[4]: 保留给XAUI
  • Bit 13，mode[5]: 10G FEC模式
16 R KR FEC ability 170.0 设置为1时，表明10GBASE-KR PHY支持FEC。设置为参数SYNTH_FEC。关于详细信息，请参考 Clause 45.2.1.84 of IEEE 302.3ap-2007。
17 R KR FEC err ind ability 170.0 设置为1时，表明10GBASE-KR PHY能够报告FEC解码错误给PCS。关于详细信息，请参考Clause 74.8.3 of IEEE 302.3ap-2007。
0x4B2 0:10 — 保留 —
11 RW KR FEC TX Error Insert 写入1会根据Transcoder和Burst错误设置向TX FEC中插入一个错误脉冲。此比特会自清零。
31:12 — 保留 —
0x4B5 to 0x4BF     保留给40G KR 故意留空，以实现与40G MAC + PHY KR解决方案的地址兼容性。
0x4C0 0 RW AN enable 设置为1时，将使能Auto Negotiation功能。默认值为1。有关更多信息，请参考IEEE 802.3ap-2007的Clause 73.8 Management Register Requirements中的7.0.12。
1 RW AN base pages ctrl 设置为1时，将使能用户基本页。您可以通过用户基本页低/高比特发送任意数据。设置为0时，将禁用用户基本页并且状态机将生成要发送的基本页。
2 RW AN next pages ctrl 设置为1时，将使能用户后续页。您可以通过用户后续页低/高比特发送任意数据。设置为0时，将禁用用户后续页。状态机将生成要作为后续页发送的null消息。。
3 RW Local device remote fault 设置为1时，本地器件将在Auto Negotiation页中发出Remote Faults(远程故障)信号。设置为0时，尚未发生故障。
4 RW Force TX nonce value 设置为1时，将强制TX随机数值支持某些UNH测试模式。设置为0时，这是正常操作。
5 RW Override AN Parameters Enable 设置为1时，覆盖AN_TECH、AN_FEC和AN_PAUSE参数，并改为使用0x4C3中的比特。您必须将重配置和重启动的Sequencer复位到Auto Negotiation模式。当设置为0时，这是正常操作，并与0x4B0 bit 0和0x4C3 bits[30:16]一起使用。
0x4C1 0 RW Reset AN 设置为1时，复位所有的10GBASE-KR Auto Negotiation状态机复位。此比特会自清零。
4 RW Restart AN TX SM 设置为1时，重新启动10GBASE-KR TX状态机。此比特会自清零。仅当TX状态机处于Auto Negotiation状态时，此比特才有效(active)。有关详细信息，请参考IEEE 802.3ap-2007的Clause 73.8 Management Register Requirements中的7.0.9。
8 RW AN Next Page 置位时，新的后续页信息已准备好发送。数据位于XNP TX寄存器中。设置为0时，TX接口发送null页。此比特会自清零。Next Page (NP)在Link Codeword的bit D15中进行编码。有关详细信息，请参考IEEE 802.3ap-2007的Clause 73.6.9和Clause 45.2.7.6中的7.16.15。
0x4C2 1 RO AN page received 设置为1时，已接收到一页。设置为0时，尚未接收到一页。读取寄存器时，当前值将清除。有关详细信息，请参考IEEE 802.3ap-2007的Clause 73.8中的7.1.6。
2 RO AN Complete 置位时，自动协商(Auto‑Negotiation)已完成。设置为0时，正在进行自动协商。有关详细信息，请参考IEEE 802.3ap-2007的Clause 73.8 中的7.1.5。
3 RO AN ADV Remote Fault 设置为1时，故障信息已发送到链路搭档。设置为0时，未发生故障。读取寄存器时，当前值将清除。远程故障(RF)在基本Link Codeword的bit D13中进行编码。有关详细信息，请参考IEEE 802.3ap-2007的Clause 73.6.7和7.16.13。
4 RO AN RX SM Idle 设置为1时，自动协商(Auto‑Negotiation)状态机处于空闲状态。输入数据不符合Clause 73。设置为0时，正在进行自动协商。
5 RO AN Ability 设置为1时，收发器PHY能够执行自动协商。设置为0时，收发器PHY不能执行自动协商。如果您的类别(variant)包括自动协商，那么此比特连接到1。有关详细信息，请参考IEEE 802.3ap-2007的Clause 45中的7.1.3和7.48.0。
6 RO AN Status 设置为1时，链路启动(up)。设置为0时，链路关闭(down)。读取寄存器时，当前值将清零。关于详细信息，请参考IEEE 802.3ap-2007的Clause 45的7.1.2。
7 RO LP AN Ability 设置为1时，链路搭档能够执行自动协商。设置为0时，链路搭档不能执行自动协商。有关更多信息，请参阅IEEE 802.3ap-2007的Clause 45中的位 7.1.0。
0x4C2 8 RO FEC negotiated – enable FEC from SEQ 设置为1时，PHY经过协商来执行FEC。设置为0时，PHY未经过协商来执行FEC。
9 RO Seq AN Failure 设置为1时，检测到了定序器自动协商故障。设置为0时，尚未检测到自动协商故障。
17:12 RO KR AN Link Ready[5:0] 提供an_receive_idle = true 的独热编码(one-hot encoding)和Clause 73.10.1中所述的支持链路的链路状态。定义以下编码：
  • 6'b000000： 1000BASE-KX
  • 6'b000001: 10GBASE-KX4
  • 6'b000100： 10GBASE-KR
  • 6'b001000: 40GBASE-KR4
  • 6'b010000: 40GBASE-CR4
  • 6'b100000: 100GBASE-CR10
0x4C3 15:0 RW User base page low 如果设置了自动协商基本页控制比特，那么自动协商TX状态机将使用这些位。定义了以下比特：
  • [15]：后续页比特
  • [14]：由SM控制的ACK
  • [13]：远程故障比特
  • [12:10]：暂停比特
  • [9:5]：由状态机设置的回波随机数
  • [4:0]：选择器
bit 49 (PRBS bit)是由Auto Negotiation TX状态机生成的。
21:16 RW Override AN_TECH[5:0] 用于覆盖当前值的

AN_TECH值。定义了以下比特：

  • 位16 = AN_TECH[0]= 1000Base-KX
  • 位17 = AN_TECH[1] = XAUI
  • 位18 = AN_TECH[2] = 10Gbase-KR
  • 位19 = AN_TECH[3] = 40G
  • 位20 = AN_TECH[4] = CR-4
  • 位21 = AN_TECH[5] = 100G
您必须设置0x4C0 bit-5，此操作才能生效。
25:24 RW Override AN_FEC[1:0] 用于覆盖当前值的AN_FEC值。定义了以下比特：
  • Bit-24 = AN_ FEC [0] = Capability
  • Bit-25 = AN_ FEC [1] = Request
您必须设置0x4C0 bit-5，此操作才能生效。
30:28 RW Override AN_PAUSE[2:0] 用于覆盖当前值的的AN_PAUSE值。定义了以下比特：
  • Bit-28 = AN_ PAUSE [0] = Pause Ability
  • Bit-29 = AN_ PAUSE [1] = Asymmetric Direction
  • Bit-30 = AN_ PAUSE [2] = Reserved
您必须设置0x4C0 bit-5，此操作才能生效。
0x4C4 31:0 RW User base page high 如果Auto Negotiation基页控制比特被设置，那么Auto Negotiation TX状态机就会使用这些比特。下面比特定义为：
  • [29:5]：对应于页比特45:21，这些比特属于技术功能。
  • [4:0]：对应于比特20:16，这些比特是TX随机数比特。
bit 49 (PRBS bit)是由Auto Negotiation TX状态机生成的。
0x4C5 15:0 RW User Next page low 如果设置了AN Next Page控制比特，那么自动协商TX状态机会使用这些比特。定义了以下比特：
  • [15]：后续页比特
  • [14]：由状态机控制的ACK
  • [13]：Message Page (MP)比特
  • [12]：ACK2波特
  • [11]：Toggle比特
有关更多信息，请参考IEEE 802.3ap-2007的Clause 73.7.7.1 Next Page编码。bit 49 (PRBS bit)是由Auto-Negotiation TX状态机生成的。
0x4C6 31:0 RW User Next page high 如果设置了Auto Negotiation后续页控制比特，那么Auto NegotiationTX状态机会使用这些比特。bit [31:0]对应于page bits [47:16]。bit 49 (PRBS bit)是由Auto-Negotiation TX状态机生成的。
0x4C7 15:0 RO LP base page low AN RX状态机接收来自链路搭档的这些比特。下面比特定义为：
  • [15]: 后续页比特
  • [14]：由状态机控制的ACK
  • [13]: RF比特
  • [12:10]: Pause比特
  • [9:5]: 由状态机设置的Echoed Nonce
  • [4:0]: Selector
0x4C8 31:0 RO LP base page high AN RX状态机接收来自链路搭档的这些比特。下面比特定义为：
  • [31:30]: 保留
  • [29:5]: 对应于页面比特 [45:21]，属于技术能力
  • [4:0]: 对应于比特[20:16]，这些是TX Nonce比特
0x4C9 15:0 RO LP Next page low AN RX状态机接收来自链路搭档的这些比特。下面比特定义为：
  • [15]: 后续页比特
  • [14]: 由状态机控制的ACK
  • [13]: MP比特
  • [12] ACK2比特
  • [11] Toggle比特
关于更多信息，请参考IEEE 802.3ap-2007的Clause 73.7.7.1 Next Page编码。
0x4CA 31:0 RO LP Next page high AN RX状态机接收来自链路搭档的这些比特。Bits [31:0]对应于页面比特[47:16]。
0x4CB 24:0 RO AN LP ADV Tech_A[24:0] 接收的Clause 73 Auto Negotiation的技术功能域(technology ability field)比特。10GBASE-KR PHY支持A0和A2。下面协议定义为：
  • A0 1000BASE-KX
  • A1 10GBASE-KX4
  • A2 10GBASE-KR
  • A3 40GBASE-KR4
  • A4 40GBASE-CR4
  • A5 100GBASE-CR10
  • A24:6保留
关于更多信息，请参考 IEEE 802.3ap-2007的Clause 73.6.4和Clause 45的AN LP基页性能寄存器(7.19-7.21)。
26:25 RO AN LP ADV FEC_F[1:0] 接收到的FEC ability比特FEC (F0:F1)是在基本Link Codeword的bits D46:D47中进行编码的。F0是FEC ability (FEC功能)。F1是FEC requested (请求的FEC)。有关详细信息，请参考IEEE 802.3ap-2007的Clause 73.6.5。
27 RO AN LP ADV Remote Fault 接收到的Remote Fault (RF) ability比特。RF是在Clause 73 AN中的基本Link Codeword的bit D13中进行编码的。有关详细信息，请参考IEEE 802.3ap-2007的Clause 73.6.7。
30:28 RO AN LP ADV Pause Ability_C[2:0] 接收到的暂停功能(pause ability)比特。Pause (C0:C1)是在Clause 73 AN中的基本Link Codeword的bits D11:D10中进行编码的，具体如下：
  • C0与Annex 28B中定义的PAUSE相同
  • C1与Annex 28B中定义的ASM_DIR相同
  • C2被保留
0x4D0 0 RW Link Training enable 设置成1时，使能10GBASE-KR start-up协议。设置成0时，禁用10GBASE-KR start-up协议。默认值为1。有关详细信息，请参考IEEE 802.3ap-2007的Clause 72.6.10.3.1和10GBASE-KR PMD控制寄存器比特(1.150.1)。
1 RW dis_max_wait_tmr 设置成1时，禁用LT max_wait_timer。当设置更长的BER计时器值时，用于特征模式 。默认值为0。
2 RW Reserved 保留
3 RW Reserved 保留
7:4 RW main_step_cnt [3:0] 指定每次主抽头更新的均衡步数。内部算法要测试大概20个设置。有效范围为1-15。默认值为4'b0010。
11:8 RW prepost_step_cnt [3:0] 指定每次预抽头和后抽头更新的均衡步数。可以使用16-31步。默认值为4'b0001。
0x4D0 14:12 RW equal_cnt [2:0]

在错误计数上加入了滞后误差，以避免出现本地最小值。定义了以下值：

  • 000 = 0
  • 001 = 2
  • 010 = 4
  • 011 = 8
  • 100 = 16
  • 101 = 32
  • 110 = 64
  • 111 = 128
默认值为101。
15 RW disable Initialize PMA on max_wait_timeout 设为1时，在进入到Training_Failure状态时，PMA值(VOD, Pre-tap, Post-tap)没有被初始化。 当max_wait_timer_done时(设置了training_failure = true (reg 0xD2 bit 3))会出现这种情况。用于UNH测试。设为0时，当进入到Training_Failure状态时，PMA值被初始化。关于详细信息，请参考IEEE 802.3ap-2007的图72-5。默认值为0。
16 RW Ovride LP Coef enable 设置为1时，覆盖链路搭档的均衡系数；软件会更改发送到链路搭档TX均衡器系数的更新命令。设置为0时，使用Link Training逻辑来确定链路搭档系数。与0x4D1 bit-4和0x4D4 bits[7:0]一起使用。默认值为0。
17 RW Ovride Local RX Coef enable 设置为1时，覆盖本地器件均衡系数生成协议。设置后，软件会更改本地TX均衡器系数。设置为0时，使用从链路搭档接收到的更新命令来确定本地器件系数。与0x4D1 bit-8和0x4D4 bits[23:16]一起使用。默认值为0。
0x4D0 18 RW VOD Training Enable

定义链路训练期间是否跳过链路搭档的VOD(主抽头)的调整。下面的值定义为：

  • 1 = 链路训练期间执行VOD (主抽头)调整
  • 0 = 链路训练期间跳过VOD (主抽头)调整

默认值为0。
19 RW Bypass DFE

定义在链路培训的最后是否使能Decision Feedback Equalization (DFE)。下面的值定义为:

  • 1 = 在链路培训的最后旁路连续的自适应DFE
  • 0 = 在链路培训的最后使能连续的自适应DFE

对于仿真，默认值是1。对于硬件，默认值是0。
21:20 RW dfe_freeze_mode

定义DFE tap在链路训练结束时的行为

  • 00 = 不冻结任何DFE tap
  • 01 = 冻结全部DFE tap
  • 10 = 保留
  • 11 = 保留
默认值为01。
注： 这些比特只有在bit [19]设为0时才有效。
0x4D0 22 RW adp_ctle_vga_mode

定义CTLE/VGA自适应是处于adaptive模式还是manual模式。下面的值定义为：

  • 0 = 链路训练期间TX-EQ起始前的CTLE扫描。
  • 1 = manual CTLE模式。链路训练算法设置固定的CTLE值， 在 bits [28:24]中指定的。对于仿真，默认值为1。

对于硬件，默认值为0。
28:24 RW Manual CTLE

定义manual CTLE模式下链路训练算法使用的CTLE值。当0x4D0[22]设为1时这些比特才有效。

默认值为1。
31:29 RW Manual VGA

定义manual VGA模式下链路训练算法使用的VGA值。当0x4D0[22]设为1时这些比特才有效。

对于仿真，默认值为4。对于硬件，默认值为7。
0x4D1 0 RW Restart Link training 设置为1时，复位10GBASE-KR start-up协议。设置为0时，继续正常操作。此比特会自清零。有关详细信息，请参考IEEE 802.3ap-2007 Clause 72.6.10.3.1中定义的状态变量mr_restart_training以及10GBASE-KR PMD控制寄存器比特(1.150.0)。
4 RW Updated TX Coef new 设置为1时，表明有新的链路搭档系数可以发送。LT逻辑开始向远程器件发送在0x4D4 bits[7:0]中设置的新值。设置为0时，继续正常操作。此比特会自清零。必须在0x4D0 bit16中使能此覆盖(override)。
8 RW Updated RX coef new 设置为1时，可以使用新的本地器件系数。LT逻辑将本地TX equalizer系数修改成0x4D4 bits[23:16]中指定的系数。设置为0时，继续正常操作。此比特会自清零。必须在0x4D0 bit17中使能此覆盖(override)。
21:20 RW Reserved 保留
0x4D2 0 RO Link Trained - Receiver status 设置为1时，表明接收器已经过训练并做好了接收数据的准备。设置为0时，表明接收器训练正在进行中。有关详细信息，请参阅IEEE 802.3ap-2007 Clause 72.6.10.3.1中定义的状态变量rx_trained。
1 RO Link Training Frame lock 设置为1时，表明已检测到训练帧描述。 设置为0时，表明尚未检测到训练帧描述。有关详细信息，请参阅IEEE 802.3ap-2007 Clause 72.6.10.3.1中定义的状态变量frame_lock。
2 RO Link Training Start-up protocol status 设置为1时，表明启动协议(start-up protocol)正在进行中。设置为0时，表明启动协议已完成。有关详细信息，请参阅 IEEE 802.3ap-2007 Clause 72.6.10.3.1中定义的状态训练。
3 RO Link Training failure 设置为1时，表明已检测到训练失败。 设置为0时，表明未检测到训练失败。有关详细信息，请参阅 IEEE 802.3ap-2007 Clause 72.6.10.3.1中定义的状态变量training_failure。
4 RO Link Training Error 设置为1时，表明在链路训练期间发生了过多错误。 设置为0时，表明BER是可以接受的。
5 RO Link Training Frame lock Error 设置为1时，表明在链路训练期间丢失了帧锁。 如果0x4D5域指定的抽头设置与初始参数值相同，那么帧锁错误是不可恢复的。
6 RO RXEQ Frame Lock Loss 在RXEQ期间的某个时刻未检测到帧锁，这可能触发有条件RXEQ模式。
7 RO CTLE Fine-grained Tuning Error 由于在细粒度调整模式下每个步骤存在最大BER限制，因此无法确定最佳CTLE。
0x4D3 9:0 RW ber_time_frames 指定对于每一步均衡设置，要检查链路上是否存在比特错误的训练帧数量。仅在ber_time_k_frames为0时使用。定义了以下值：
  • 值为2时约合103字节
  • 值为20时约合104字节
  • 值为200时约合105字节
对于仿真，默认值为2'b11。对于硬件，默认值为0。
19:10 RW ber_time_k_frames 指定训练帧的数量(千)，通过检验此数量的训练帧来确定均衡设置的每一步链路上的比特错误。设置ber_time_m_frames = 0，使time/bits与以下的值匹配：
  • 值为3时约合107位 = 大约1.3毫秒
  • 值为25时约合108位 = 大约11毫秒
  • 值为250时约合109位 = 大约110毫秒
对于仿真，默认值为0。对于硬件，默认值为0xF。
29:20 RW ber_time_m_frames 指定对于每一步均衡设置，要检查链路上是否存在位错误的训练帧数量(以百万为单位)。设置ber_time_k_frames = 4'd1000 = 0x43E8以使time/bits与以下值匹配：
  • 值为3时约合1010位 = 大约1.3秒
  • 值为25时约合1011位 = 大约11秒
  • 值为250时约合1012位 = 大约110秒
0x4D4 5:0 RO/RW LD coefficient update[5:0] 反映从本地器件控制通道发送的训练帧的首个16-bit字的内容。通常，此寄存器中的比特为只读的；然而，当通过设置Ovride Coef enable控制比特覆盖训练时，这些比特变成可写的。定义了以下域：
  • [5: 4]：系数(+1)更新
    • 2'b11： 保留
    • 2'b01： 递增
    • 2'b10： 递减
    • 2'b00： 保持不变
  • [3:2]：系数(0)更新(与[5:4]相同的编码)
  • [1:0]：系数(-1)更新(与[5:4]相同的编码)
关于详细信息，请参考IEEE 802.3ap-2007的Clause 45.2.1.80.3中的10G BASE-KR LD系数更新寄存器比特(1.154.5:0)。
6 RO/RW LD Initialize Coefficients 设置为1时，请求设置链路搭档系数以便将 TX 均衡器配置为其INITIALIZE状态。设置为0时，继续正常运行。有关详细信息，请参阅IEEE 802.3ap-2007 Clause 45.2.1.80.3和Clause 72.6.10.2.3.2中的10G BASE-KR LD系数更新寄存器比特(1.154.12)。
7 RO/RW LD Preset Coefficients 设置为1时，请求将链路搭档系数设置为禁用均衡状态。设置为0时，链路正常运行。有关详细信息，请参阅IEEE 802.3ap-2007 Clause 45.2.1.80.3和Clause 72.6.10.2.3.2中的10G BASE-KR LD系数更新寄存器比特(1.154.13)。
0x4D4 13:8 RO LD coefficient status[5:0] 从本地器件控制通道最近发送的训练帧的第二个16-bit字内容的状态报告寄存器。定义了以下域：
  • [5:4]: 系数(后抽头)
    • 2'b11： 最大
    • 2'b01： 最小
    • 2'b10： 已更新
    • 2'b00： 未更新
  • [3:2]：系数(0)(与[5:4]相同的编码)
  • [1:0]: 系数(预抽头)(与[5:4]相同的编码)
有关详细信息，请参阅IEEE 802.3ap-2007 Clause 45.2.1.81中的10G BASE-KR LD状态报告寄存器比特(1.155.5:0)。
14 RO Link Training ready - LD Receiver ready 设置为1时，表明本地器件接收器已经确定训练已完成且已做好数据接收准备。设置为0时，表明本地器件接收器正在请求培训继续。接收器ready bit的值是在Clause 72.6.10.2.4.4中定义的。有关详细信息，请参阅IEEE 802.3ap-2007 Clause 45.2.1.81中的10G BASE-KR LD状态报告寄存器比特(1.155.15)。
0x4D4 21:16 RO/RW LP coefficient update[5:0] 反映了从控制通道最近接收到的训练帧的首个16-bit字的内容。

通常，此寄存器中的比特为只读的；然而，通过将KR Training使能控制比特设为较低值来禁止训练时，这些比特会变成可写的。定义了以下域：

  • [5: 4]：系数(+1)更新
    • 2'b11： 保留
    • 2'b01： 递增
    • 2'b10： 递减
    • 2'b00： 保持不变
  • [3:2]：系数(0)更新(与[5:4]相同的编码)
  • [1:0]：系数(-1)更新(与[5:4]相同的编码)

有关详细信息，请参阅IEEE 802.3ap-2007 Clause 45.2.1.78.3中的10G BASE-KR LP系数更新寄存器比特(1.152.5:0)。

22 RO/RW LP Initialize Coefficients 设置为1时，本地器件发送均衡器系数被设置为INITIALIZE状态。设置为0时，继续正常操作。在Clause 72.6.10.2.3.2中定义了initialize bit的功能和值。有关详细信息，请参阅 IEEE 802.3ap-2007 Clause 45.2.1.78.3中的10G BASE-KR LP系数更新寄存器比特(1.152.12)。
23 RO/RW LP Preset Coefficients 设置为1时，本地器件TX系数被设置为关闭均衡的状态。使用预置(preset)系数。设置为0时，本地器件正常运行。在72.6.10.2.3.1中定义了preset bit的功能和值。在Clause 72.6.10.2.3.2中定义了initialize bit的功能和值。有关详细信息，请参阅IEEE 802.3ap-2007 Clause 45.2.1.78.3中的10G BASE-KR LP系数更新寄存器比特(1.152.13)。
0x4D4 29:24 RO LP coefficient status[5:0] 状态报告寄存器反映了从控制通道最近接收到的训练帧的第二个16-bit字的内容：定义了以下域：
  • [5:4]：系数(+1)
    • 2'b11： 最大
    • 2'b01： 最小
    • 2'b10： 已更新
    • 2'b00： 未更新
  • [3:2]：系数(0)(与[5:4]的编码相同)
  • n [1:0]：系数(-1)(与[5:4]的编码相同)
有关详细信息，请参阅IEEE 802.3ap-2007 Clause 45.2.1.79中的10G BASE-KR LP状态报告寄存器比特(1.153.5:0)。
30 RO LP Receiver ready 设置为1时，表明链路搭档接收器已经确定训练已完成且已做好数据接收准备。设置为0时，表明链路搭档接收器正在请求继续训练。

接收器ready bit的值是在Clause 72.6.10.2.4.4中定义的。有关详细信息，请参阅IEEE 802.3ap-2007 Clause 45.2.1.79中的10G BASE-KR LP状态报告寄存器比特(1.153.15)。

0x4D5 4:0 R LT VOD setting 存储由链路搭档的RX基于Clause 72驱动的系数更新逻辑训练的最新VOD设置。它反映了用于微调TX预加重抽头的Link Partner命令。
13:8 R LT Post-tap setting 存储由链路搭档的RX基于Clause 72驱动的系数更新逻辑训练的TX post-tap设置。它反映了用于微调TX预加重抽头的Link Partner命令。
20:16 R LT Pre-tap setting 存储由链路搭档的RX基于Clause 72驱动的系数更新逻辑训练的TX pre-tap设置。它反映了用于微调TX预加重抽头的Link Partner命令。
0x4D5 27:24 R RXEQ CTLE Setting 在RX均衡期间发送到重配置捆绑包(reconfig bundle)的最新ctle_rc设置。
29:28 R RXEQ CTLE Mode 在RX均衡期间发送到重配置捆绑包(reconfig bundle)的最新ctle_mode 设置。
31:30 R RXEQ DFE Mode 在RX均衡期间发送到重配置捆绑包(reconfig bundle)的最新dfe_mode设置。
0x4D6 4:0 RW LT VODMAX ovrd VMAXRULE参数的覆盖值。使能时，此值会替代VMAXRULE，以支持器件设置的逐个通道覆盖。这仅影响指定通道的本地器件TX输出。

此值必须大于 INITMAINVAL参数才能正常操作。请注意，这也会覆盖PREMAINVAL参数值。

5 RW LT VODMAX ovrd Enable 设置为1时，使能存储在LT VODMAX ovrd寄存器域中的VMAXRULE参数的覆盖值。
12:8 RW LT VODMin ovrd VODMINRULE参数的覆盖值。使能时，此值会替代VMINRULE，以支持器件设置的逐个通道覆盖。这仅影响指定通道的本地器件TX输出。

被替换的值必须小于INITMAINVAL参数且大于VMINRULE参数才能正常运行。

13 RW LT VODMin ovrd Enable 设置为1时，使能存储在LT VODMin ovrd寄存器域中的VODMINRULE参数的覆盖值。
21:16 RW LT VPOST ovrd VPOSTRULE参数的覆盖值。使能时，此值会替代VPOSTRULE，以支持器件设置的逐个通道覆盖。这仅影响指定通道的本地器件TX输出。

被替换的值必须大于INITPOSTVAL参数才能正常运行。

22 RW LT VPOST ovrd Enable 设置为1时，使能存储在LT VPOST ovrd寄存器域中的VPOSTRULE参数的覆盖值。
28:24 RW LT VPre ovrd VPRERULE参数的覆盖值。使能时，此值会替代VPOSTRULE，以支持器件设置的逐个通道覆盖。这仅影响指定通道的本地器件TX输出。

被替换的值必须大于INITPREVAL参数才能正常运行。

29 RW LT VPre ovrd Enable 设置为1时，使能存储在LT VPre ovrd寄存器域中的VPRERULE参数的覆盖值。
0x4D7 to 0x4FF     保留给40G KR 保留为空，以实现与40G MAC+PHY KR解决方案的地址兼容性。
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