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2.6.1. Gigabit Ethernet (GbE)和GbE with IEEE 1588v2
2.6.2. 10GBASE-R,10GBASE-R with IEEE 1588v2和10GBASE-R with FEC类别(variant)
2.6.3. 10GBASE-KR PHY IP Core
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP Core
2.6.5. 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP Core
2.6.6. XAUI PHY IP Core
2.6.7. 缩略语
2.7.1. PIPE的收发器通道数据路径
2.7.2. 受支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP Core参数设置
2.7.7. PIPE的ATX PLL IP Core参数设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中使能低延迟
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式(Word Aligner Manual Mode)
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移(TX Bit Slip)
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转(TX Bit Reversal)
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX Gearbox,RX Bitslip和极性反转
5.2.2.2. 模块同步器(Block Synchronizer)
5.2.2.3. Interlaken差异检查器(Interlaken Disparity Checker)
5.2.2.4. 解扰器(Descrambler)
5.2.2.5. Interlaken帧同步器
5.2.2.6. 64B/66B解码器和接收器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R误码率(BER)检查器
5.2.2.9. Interlaken CRC-32检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC模块
6.1. 重新配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.5. 嵌入式重配置流传输器(Embedded Reconfiguration Streamer)
6.6. 仲裁(Arbitration)
6.7. 关于动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP Core指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改PMA模拟参数
6.13. 端口和参数
6.14. 多个IP模块之间的动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
6.20. 重配置接口和动态重配置修订历史
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.8. 执行动态重配置的步骤
您可以通过重配置接口在收发器通道或PLL中动态地重配置模块。
以下是重配置通道和PLL模块时需要执行的步骤。
- 使能IP中的动态重配置。
- 使能IP中所需的配置文件格式。
- 使能所需的动态重配置功能(例如多个重配置设置文件,包括配置文件中的PMA模拟设置)或者功能模块(例如嵌入式重配置流传输器和NPDME)。
- 如果使用的是:
- 直接重配置流程—请参考功能地址的寄存器映射以及功能写数据的有效值。
- IP指导重配置流程—注意基本配置的设置,并生成相应的配置文件。注意更改配置的设置,并生成相应的配置文件。找出基本和更改配置之间的设置差异。
- 使用多个设置文件的IP指导重配置流程—使用配置文件创建和存储各种配置或设置文件之间的参数设置。使用配置文件找出各种配置或设置文件之间的设置差异。
- 使用嵌入式流传输器的IP指导重配置流程—请参考嵌入式重配置流传输器的控制和状态寄存器映射来流传输所需的设置文件的设置。
- 特殊情况的重配置流程—请参考每个特殊情况访问的查找寄存器,例如TX PLL切换、TX PLL参考时钟切换和RX CDR参考时钟切换。
- 同时或一个接一个地将通道置于数字复位状态。有关将通道置于数字复位状态的详细信息,请参考复位收发器通道章节的"模型1:默认模型"和"模型2:确认模型"。
如果进行重配置:
- PLL—将与PLL相关联的通道发送器置于复位(数字)状态。
- TX单工通道—将被重配置的TX通道置于复位(数字)状态。
- RX单工通道—将被重配置的RX通道置于复位(数字)状态。
- 双工通道—将被重配置的通道TX和RX置于复位(数字)状态。
- 如果您在数据速率、协议模式或者使能/禁用PRBS中进行重配置,那么将通道置于模拟复位中。有关将通道置于模拟复位中的详细信息,请参考复位收发器通道章节的"模型1:默认模型"和"模型2:确认模型"。
如果您重配置:
- PLL—将与PLL相关联的通道发送器置于复位(模拟)状态。
- TX单工通道—将被重配置的布局在TX通道置于复位(模拟)状态。
- RX单工通道—将被重配置的RX通道置于复位(模拟)状态。
- 双工通道—将被重配置的通道TX和RX置于复位(模拟)状态。
- 检查内部配置总线仲裁。如果PreSICE有控制权,则请求总线仲裁,否则进入下一步。有关更多信息,请参考“仲裁”部分。
- 使用以下部分中介绍的流程来执行必要的重配置:
- 直接重配置流程
- Native PHY或PLL IP指导的重配置流程
- 特殊情况的重配置流程
- 执行所有必要的重配置。如果重配置包括数据速率或者协议模式的更改,那么您可能需要重配置通道的PMA模拟参数。有关详细信息,请参考更改PMA模拟参数部分。
- 如果重配置包括了数据速率或者协议模式的更改,那么要请求重校准并等待校准完成。当*_cal_busy被置低时,表示校准已经完成。有关校准寄存器以及执行重校准的步骤的详细信息,请参阅校准章节。
如果您重配置了:
- 用于数据速率变化的PLL—您必须重校准PLL和通道TX。
- 用于数据速率变化的TX单工通道—您必须重校准通道TX。
- 用于数据速率变化的RX单工通道—您必须重校准通道RX。
- 用于数据速率变化的双工通道—您必须重校准通道TX和RX。
- 释放通道模拟复位。有关将通道置于复位状态的详细信息,请参考复位收发器通道章节的"模型1:默认模型"和"模型2:确认模型"。
如果您重配置了:
- PLL—释放与PLL重配置相关联的通道发送器的复位(模拟)状态。
- TX单工通道—释放TX通道重配置的复位(模拟)状态。
- RX单工通道—释放RX通道重配置的复位(模拟)状态。
- 双工通道—释放TX和RX通道重配置的复位(模拟)状态。
- 同时或一个接一个地将通道释放到数字复位状态。有关将通道释放到复位状态的详细信息,请参考复位收发器通道章节的"模型1:默认模型"和"模型2:确认模型"。(这个部分中的图用于模拟复位,但它们也包括有关数字复位的时序信息。)
如果重配置了:
- PLL—释放与PLL重配置相关联的通道发送器的复位(数字)状态
- TX单工通道—释放TX通道重配置的复位(数字)状态。
- RX单工通道—释放RX通道重配置的复位(数字)状态。
- 双工通道—释放TX和RX通道重配置的复位(数字)状态。
注: 当您使用可选的重配置逻辑软核控制寄存器时,您不能在多个IP模块之间合并多个重配置接口(将单工TX/RX的单独实例合并到同一个物理位置或者将独立的CMU PLL和TX通道合并到同一个物理位置)。